阱连接单元的布置方法及包括该阱连接单元的半导体芯片技术

本发明专利技术公开了一种阱连接单元的布置方法，所述方法包括：在多个阱单元行中隔行布置阱连接单元，形成多个阱连接单元行；将所述多个阱连接单元行中的每一行的相邻阱连接单元之间的距离布置成：使得每个阱连接单元行中的阱连接单元以防闩锁效应的最小安全距离为半径形成的覆盖区的叠加足以覆盖全部的所述多个阱单元行。本发明专利技术还公开了包括该阱连接单元的半导体芯片。根据本发明专利技术的阱连接单元，由于为精心设计阱连接单元间的间距而采用的隔行布置，在预防闩锁效应和满足芯片的充分供电的情况下，使所加的阱连接单元数量尽可能的少，节省了加工成本，优化了芯片的时序，确保了精确合理的制定芯片的制造工艺，提高了芯片产品质量的可靠性和稳定性。

【技术实现步骤摘要】
阱连接单元的布置方法及包括该阱连接单元的半导体芯片
本专利技术涉及集成电路的数字电路后端设计，特别涉及半导体COMS芯片中阱连接(well-tap)单元的布置方法。
技术介绍
随着IC工艺的不断发展，集成电路的线条尺寸不断缩小，封装密度和集成度越来越高，产生闩锁效应(Latchup)的可能性会越来越大。在CMOS芯片中,在电源POW(VDD)和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路,它的存在会使VDD和GND之间产生大电流，足以对晶片造成不可恢复的损伤，这就产生了Latchup。Well-tap单元作为一些工艺中的物理性填补单元，用来限制电源或地连接关系到阱底层之间的阻力。well-tap单元被设置在预置的地方后，布局命令就不能再移动它们。现在传统的做法是对芯片中多行阱单元行中的每一行(row)都加well-tap单元以满足latchup的要求，在每一行的well-tap单元的功能覆盖距离为latch-up检查的最小距离要求，同时能够给n阱和p衬底充分供电。比如30um为latch-up检查的最小距离要求，那么每两个well-tap单元的最小距离就为60um。上述“行”是指后端工具所划分的阱单元行。现有技术中，半导体芯片的每一行都需要布置welltap单元，因此，不论行数是奇数或者偶数，都满足第一行和最后一行的阱单元行的电源或地能够供电的需求，图1示意性的显示了现有技术的半导体芯片的行数为3时的welltaps布置图，其中：第1行和第3行的welltap的布置位置相同，均在所在行的中心各布置1个，第2行的2个well-tap单元对称设置在行中心的两侧，上述可见，当阱单元行的行数为奇数3时，现有技术半导体芯片中的well-tap单元行的行数为3，well-tap单元的总数量为4。图2示意性的显示了现有技术的半导体芯片的行数为4时的welltaps布置图，其中：第1、3行的welltap的布置位置相同，均在所在行的中心布置1个，第2、4行的2个well-tap单元对称设置在行中心的两侧，第1、2行和第3、4行在阱结构中隔行交错布置。上述可见，当阱单元行的行数为偶数4时，现有技术半导体芯片中的well-tap单元行的行数为4，well-tap单元的总数量为6。后端工具通常会将芯片划分成一行一行的，每行距离相同，布局过程其实就是将相同距离的功能单元按一定的规则摆放到这一行一行中。这种做法就是well-tap单元加得比较多，一定程度影响了芯片的时序优化，没有达到最优化的处理。
技术实现思路
针对现有技术存在的各种缺陷，本专利技术解决的问题是：在满足数字电路后端设计中满足latchup和供电的前提下尽量少well-tap单元数目达到节约设计资源的问题，达到最优化处理。根据本专利技术的一个方面，提供了一种在多个阱单元行中布置阱连接单元的布置方法，其特征在于：在多个阱单元行中隔行布置阱连接单元，形成多个阱连接单元行；将所述多个阱连接单元行中的每一行的相邻阱连接单元之间的距离布置成：使得每个阱连接单元行中的阱连接单元以防闩锁效应的最小安全距离为半径形成的覆盖区的叠加足以覆盖全部的所述多个阱单元行。本专利技术通过在加入well-tap单元时计算满足latchup时最小要求的well-tap单元的间距，放弃传统的每行加well-tap单元的方法，而采用隔行加well-tap单元的方法，不仅可以预防latchup，而且可以满足芯片的充分供电，再者可以使所加的well-tap单元数量尽可能的少，进而优化了芯片的时序。在一些实施方式中，所述阱连接单元在所述多个阱单元行中采取逢奇布置，所述逢奇布置为：从所述多个阱单元行的第一行开始，在各个奇数行中进行布置，当所述多个阱单元行的个数为偶数时，增加一个阱单元行，得到一个新的奇数个阱单元行，然后对所述阱连接单元在所述新的奇数个阱单元行中采取逢奇布置。采用逢奇布置的方式，减少了well-tap单元数量，节省了芯片加工的成本，优化了芯片电路的时序。当所述多个阱单元行的个数为偶数时，增加一个阱单元行，得到一个新的奇数个阱单元行，使得第一行和最后一行的阱单元行的电源或地能够供电，确保了芯片质量的可靠性和稳定性。在一些实施方式中，每个阱连接单元具有相同的防闩锁效应的最小安全距离S。在一些实施方式中，根据所述防闩锁效应的最小安全距离及阱单元行之间的行间距离确定每一行中的相邻阱连接单元之间的距离，所述距离满足公式：其中：L为每一行中的相邻阱连接单元之间的距离；S为防闩锁效应的最小安全距离；H为阱单元行的行间距离。由此，通过精确计算得到的相邻阱连接单元之间的距离限定为长度(L)，确保了在版图设计时可以更加精确合理的制定芯片的制造工艺，提供了芯片产品质量的可靠性和稳定性。在一些实施方式中，所述多个阱连接单元行中的每一行的相邻两个阱连接单元具有不同的防闩锁效应的最小安全距离S1和S2。在一些实施方式中，根据所述两个不同的防闩锁效应的最小安全距离及阱单元行之间的行间距离确定每一行中的相邻阱连接单元之间的距离，所述距离满足公式：其中，L为每一行中的相邻阱连接单元之间的距离；S1、S2分别为相邻两个阱连接单元各自的防闩锁效应的最小安全距离；H为阱单元行的行间距离。根据本专利技术的另一方面，本专利技术还提出了一种具有阱单元行和阱连接单元行的半导体芯片。本专利技术包括：多个阱单元行；隔行布置在所述多个阱单元行中的多个阱连接单元行；其中，所述多个阱连接单元行中的每一行的相邻阱连接单元之间的距离布置成：使得每个阱连接单元行中的阱连接单元以防闩锁效应的最小安全距离为半径形成的覆盖区的叠加足以覆盖全部的所述多个阱单元行。在一些实施方式中，其中所述多个阱单元行的行数为奇数；所述阱连接单元在所述多个阱单元行中采取逢奇布置，所述逢奇布置为：从所述多个阱单元行的第一行开始，在各个奇数行中进行布置。在一些实施方式中，其中每个阱连接单元具有相同的防闩锁效应的最小安全距离，根据所述防闩锁效应的最小安全距离及阱单元行之间的行间距离确定每一行中的相邻阱连接单元之间的距离，所述距离满足公式：其中：L为每一行中的相邻阱连接单元之间的距离；S为防闩锁效应的最小安全距离；H为阱单元行的行间距离。在一些实施方式中，其中所述多个阱连接单元行中的每一行的相邻两个阱连接单元具有不同的防闩锁效应的最小安全距离，根据所述两个不同的防闩锁效应的最小安全距离及阱单元行之间的行间距离确定每一行中的相邻阱连接单元之间的距离，所述距离满足公式：其中：L为每一行中的相邻阱连接单元之间的距离；S1、S2分别为相邻两个阱连接单元的各自的防闩锁效应的最小安全距离；H为阱单元行的行间距离。本专利技术放弃传统的每行加well-tap单元的方法，而采用隔行加well-tap单元的方法，精确计算了well-tap单元间的间距，在预防latchup和满足芯片的充分供电的情况下，使所加的well-tap单元数量尽可能的少，节省了加工成本，优化了芯片的时序，确保了精确合理的制定芯片的制造工艺，提高了芯片产品质量的可靠性和稳定性。附图说明图1为现有技术的半导体芯片的阱单元行的行数为3时的welltaps布置示意图；图2为现有技术的半导体芯片的阱单元行的行数为4时wel本文档来自技高网...

【技术保护点】
一种在多个阱单元行中布置阱连接单元的布置方法，其特征在于：在多个阱单元行中隔行布置阱连接单元，形成多个阱连接单元行；将所述多个阱连接单元行中的每一行的相邻阱连接单元之间的距离布置成：使得每个阱连接单元行中的阱连接单元以防闩锁效应的最小安全距离为半径形成的覆盖区的叠加足以覆盖全部的所述多个阱单元行。

【技术特征摘要】
1.一种在多个阱单元行中布置阱连接单元的布置方法，其特征在于：在多个阱单元行中隔行布置阱连接单元，形成多个阱连接单元行；将所述多个阱连接单元行中的每一行的相邻阱连接单元之间的距离布置成：使得每个阱连接单元行中的阱连接单元以防闩锁效应的最小安全距离为半径形成的覆盖区的叠加足以覆盖全部的所述多个阱单元行；每个阱连接单元具有相同的防闩锁效应的最小安全距离；根据所述防闩锁效应的最小安全距离及阱单元行之间的行间距离确定每一行中的相邻阱连接单元之间的距离，所述距离满足公式：其中：L为每一行中的相邻阱连接单元之间的距离；S为防闩锁效应的最小安全距离；H为阱单元行的行间距离。2.根据权利要求1所述的布置方法，其特征在于：所述阱连接单元在所述多个阱单元行中采取逢奇布置，所述逢奇布置为：从所述多个阱单元行的第一行开始，在各个奇数行中进行布置，当所述多个阱单元行的个数为偶数时，增加一个阱单元行，得到一个新的奇数个阱单元行，然后对所述阱连接单元在所述新的奇数个阱单元行中采取逢奇布置。3.一种在多个阱单元行中布置阱连接单元的布...

【专利技术属性】
技术研发人员：姜硕，
申请(专利权)人：中国电子科技集团公司第四十七研究所，
类型：发明
国别省市：辽宁;21