半导体器件的形成方法技术

一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底内具有隔离结构，且相邻隔离结构间的半导体衬底表面具有栅极结构；对所述隔离结构进行稳定性掺杂，使得隔离结构的抗腐蚀能力增强；在所述栅极结构两侧的半导体衬底内形成凹槽；在对所述隔离结构进行掺杂后，对所述凹槽进行清洗处理；形成填充满所述凹槽的应力层。本发明专利技术增加了隔离结构的稳定性，提高了隔离结构材料抗刻蚀的能力，避免隔离结构被半导体器件制作工艺所刻蚀，提高隔离结构的可靠性，进而提高半导体器件的可靠性，避免发生击穿或漏电现象，优化半导体器件的电学性能。

【技术实现步骤摘要】
【专利摘要】一种，包括：提供半导体衬底，所述半导体衬底内具有隔离结构，且相邻隔离结构间的半导体衬底表面具有栅极结构；对所述隔离结构进行稳定性掺杂，使得隔离结构的抗腐蚀能力增强；在所述栅极结构两侧的半导体衬底内形成凹槽；在对所述隔离结构进行掺杂后，对所述凹槽进行清洗处理；形成填充满所述凹槽的应力层。本专利技术增加了隔离结构的稳定性，提高了隔离结构材料抗刻蚀的能力，避免隔离结构被半导体器件制作工艺所刻蚀，提高隔离结构的可靠性，进而提高半导体器件的可靠性，避免发生击穿或漏电现象，优化半导体器件的电学性能。【专利说明】
本专利技术涉及半导体制作领域，特别涉及。
技术介绍
随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大半导体器件的驱动电流，提高器件的性能。 现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高半导体器件的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(NMOS器件中的电子，PMOS器件中的空穴)迁移率，进而提高驱动电流，以此极大地提高半导体器件的性能。 目前，采用嵌入式锗硅(Embedded SiGe)技术，即在需要形成源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS器件的源区和漏区；形成所述锗硅材料是为了引入硅和锗硅(SiGe)之间晶格失配形成的压应力，以提高PMOS器件的性能；采用嵌入式碳硅(Embedded SiC)技术，即在需要形成源区和漏区的区域先形成碳硅材料，然后再进行掺杂形成NMOS半导体器件的源区和漏区，形成所述碳硅材料是为了引入硅和碳硅(SiC)之间晶格失配形成的拉应力，以提高NMOS器件的性能。 嵌入式锗硅技术和嵌入式碳硅技术的引用可以提高半导体器件的载流子迁移率，但是在实际应用中发现，半导体器件的载流子迁移率得到提高，但是半导体器件的隔离结构的可靠性变差，半导体器件易发生击穿或漏电现象。
技术实现思路
本专利技术解决的问题是提供一种优化的，在提高半导体器件载流子迁移率、提高半导体器件驱动电流的同时，提高隔离结构的稳定性，提高半导体器件的可靠性，防止半导体器件发生击穿或漏电现象。 为解决上述问题，本专利技术提供一种，包括:提供半导体衬底，所述半导体衬底内具有隔离结构，且相邻隔离结构间的半导体衬底表面具有栅极结构；对所述隔离结构进行稳定性掺杂，使得隔离结构的抗腐蚀能力增强；在所述栅极结构两侧的半导体衬底内形成凹槽；在对所述隔离结构进行掺杂后，对所述凹槽进行清洗处理；形成填充满所述凹槽的应力层。 可选的，采用离子注入工艺或等离子掺杂工艺进行所述掺杂。 可选的，所述离子注入工艺的具体工艺参数为:注入的离子为氮或碳，离子注入能量为200ev至3kev,离子注入剂量为lE13atom/cm2至2E15atom/cm2 ;所述等离子掺杂工艺的具体工艺参数为:源功率为200瓦至3000瓦，偏置能量为20ev至500ev。 可选的，所述等离子掺杂工艺的反应气体为N2或C02。 可选的，所述凹槽的形状为U形、方形或sigma形。 可选的，所述凹槽的形状为sigma形时，所述凹槽的形成过程为:对所述栅极结构两侧的半导体衬底进行第一刻蚀，形成预凹槽；对所述预凹槽进行第二刻蚀，形成所述凹槽。 可选的，采用干法刻蚀工艺进行所述第一刻蚀。 可选的，采用湿法刻蚀工艺进行所述第二刻蚀。 可选的，所述湿法刻蚀的刻蚀液体为氨水或四甲基氢铵溶液。 可选的，在所述预凹槽形成之前，对所述隔离结构进行掺杂。 可选的，在所述预凹槽形成之后，对所述隔离结构进行掺杂。 可选的，在所述预凹槽形成之前，对所述隔离结构进行第一掺杂；在所述预凹槽形成之后，对所述隔离结构进行第二掺杂。 可选的，所述隔离结构的材料为Si02。 可选的，在形成所述应力层之前，还包括步骤:对所述凹槽进行预清洗处理。 可选的，采用氢氟酸溶液、等离子氟或SiCoNi工艺进行所述预清洗处理。 可选的，在对所述隔离结构进行掺杂之后，还包括步骤:对所述半导体衬底进行退火处理。 可选的，采用毫秒退火、尖峰退火或浸入式退火进行所述退火处理，其中，退火温度为400度至1100度，退火时间为400微秒至60秒。 可选的，所述应力层的材料为SiGe、SiGeB、SiC或SiCP。 可选的，形成的半导体器件为NMOS晶体管、PMOS晶体管或CMOS晶体管。 与现有技术相比，本专利技术的技术方案具有以下优点: 本专利技术实施例中，提供具有隔离结构的半导体衬底，对所述隔离结构进行稳定性掺杂，隔离结构的稳定性得到提高，提高了隔离结构抗半导体器件形成工艺刻蚀的速率，使得隔离结构的抗腐蚀能力增强，特别的，避免隔离结构被清洗凹槽的工艺所刻蚀，从而提高了隔离结构的可靠性，提高半导体器件的可靠性，避免半导体器件发生击穿或漏电问题，优化半导体器件的电学性能。 且在形成应力层前，对所述凹槽进行清洗处理，去除凹槽表面的杂质，为形成应力层提供良好的界面态，后续形成高质量的应力层，提高半导体器件的电学性能。 进一步，本实施例中，所述稳定性掺杂的离子为氮或碳；由于氮或碳本身具有较强的稳定性，对所述隔离结构掺杂氮或碳后，可以较大程度上提高隔离结构的抗腐蚀能力，优化半导体器件的电学性能。 进一步，本实施例中，对隔离结构进行两次掺杂，即在预凹槽形成之前，对隔离结构进行第一掺杂，在预凹槽形成之后，对隔离结构进行第二掺杂；所述第二掺杂可以进一步增加隔离结构中氮或碳的含量，进一步提高隔离结构的稳定性，进一步提高隔离结构抗刻蚀的能力，使得隔离结构具有更优异的可靠性，获得高性能的半导体器件。 更进一步，在对所述隔离结构进行掺杂之后，还包括步骤:对所述半导体衬底进行退火处理；所述退火处理不仅可以修复掺杂工艺对半导体衬底的损伤，所述退火处理还可以使得掺杂的氮或碳离子在隔离结构中进行再分布，氮或碳离子扩散至隔离结构材料的晶格间隙中，进一步增强隔离结构的稳定性，提高半导体器件的可靠性。 【专利附图】【附图说明】 图1为一实施例形成的半导体器件的剖面结构示意图； 图2至图9为本专利技术第一实施例半导体器件形成过程的剖面结构示意图； 图10至图19为本专利技术第二实施例半导体器件形成过程的剖面结构示意图。 【具体实施方式】 如
技术介绍
所述，现有技术形成的半导体器件存在亟需解决的问题，如在制作半导体器件过程中，隔离结构被过度侵蚀，导致隔离结构隔离相邻器件区的能力变差，进而影响半导体器件的电学性能和可靠性。 为此，针对半导体器件的形成进行研究，包括如下步骤，请参考图1，图1为半导体器件的剖面结构示意图: 提供半导体衬底100，所述半导体衬底100包括第一区域I和第二区域II，且所述第一区域I和第二区域II被隔离结构101相隔，所述第一区域I的半导体衬底100表面具有第一栅极结构110，所述第二区域II的半导体衬底100表面具有第二栅极结构120。其中，所述第一栅极结构110包括位于半导体衬底100表面的栅介质层111以及位于栅介质层111表面的栅导电层112，所述第二栅极结构120包括位于半导体衬底100表面的栅介质层121以及本文档来自技高网...

【技术保护点】
一种半导体器件的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底内具有隔离结构，且相邻隔离结构间的半导体衬底表面具有栅极结构；对所述隔离结构进行稳定性掺杂，使得隔离结构的抗腐蚀能力增强；在所述栅极结构两侧的半导体衬底内形成凹槽；在对所述隔离结构进行掺杂后，对所述凹槽进行清洗处理；形成填充满所述凹槽的应力层。

【技术特征摘要】

【专利技术属性】
技术研发人员：何永根，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31