电熔丝结构及其使用方法技术

本发明专利技术提供一种电熔丝结构及其使用方法。其中，电熔丝结构包括：导电层以及导电层下方的多晶硅层；所述多晶硅层包括掺杂有P型离子的第一区域和掺杂有N型离子的第二区域，所述第一区域与第二区域相邻设置，且导电层的阴极投影位于所述第一区域内，阳极投影位于所述第二区域内。上述技术方案中，所述多晶硅层相当于一个PN结。使用时，所述多晶硅层的第一区域连接电源负极，而第二区域连接电源正极。信息写入阶段，短时间的较小电压便可熔断导电层，增加导电层电阻；而在所述导电层熔断后的信息读取阶段，1V左右电压未达到PN结的反向击穿电压，从而在信息读取阶段，多晶硅层均保持强大的电阻状态，进而确保信息读取的稳定性。

【技术实现步骤摘要】

本专利技术涉及半导体制备领域，尤其是涉及一种。
技术介绍
在集成电路领域，电熔丝（Fuse)是指在集成电路中电阻可以发生大幅度改变（由 低阻态向高阻态改变）或者可以熔断的连接线。 电熔丝主要用途包括：（1)用于启动冗余电路来替代在同晶片上有缺陷的电路， 从而有效提高制程良率。该种用途中，电熔丝连接集成电路中的冗余电路，一旦检测发现集 成电路具有缺陷，就利用电熔丝修复或者取代有缺陷的电路；（2)用于集成电路程序化功 能。实现该种功能时先将金属互联、器件阵列以及程序化电路（包括电熔丝器件）在芯片上 加工好，然后由外部进行数据输入即程序化来将标准芯片制作成独特的各式芯片。电熔丝 在集成电路程序化功能可大大节约芯片研发和制作成本，因而大量应用在可编程只读存储 器（ProgrammableReadOnlyMemory,PR0M)上。在集成电路程序化过程中，通过较高电压 熔断电熔丝产生断路来完成信息1的写入，而未断开的电熔丝保持连接状态，即为状态0。 如图1所示，现有的电熔丝结构形成在半导体衬底中的浅沟槽隔离结构（STI)IOO 上，电熔丝结构包括用金属（铝、铜等）或硅制成的导电层105。所述导电层105包括阳极 101和阴极103,以及位于阳极101和阴极103之间与两者相连接的细条状的电熔丝102。 所述阳极101和阴极103表面具有导电插塞104。使用时，向电熔丝结构施加3. 3?5.OV 的高压，在阳极101和阴极103通过较大的瞬间电流，是电熔丝102产生热能，以改变大幅 度提高电熔丝102的电阻或直接将电熔丝102熔断。其中，如果电熔丝102被熔断，电熔丝 102未被熔断的状态下，电熔丝结构处为低阻态(如电阻为R)，当电熔丝102被熔断后的状 态下，电熔丝结构处为高阻态(如电阻为无穷大)。 为了提高电熔丝结构与集成电路制造的兼容性，电熔丝结构还包括设置于所述导 电层105下方的一层厚度为2000人以上的掺杂的多晶硅层106。然实际使用过程中，往往 会基于所述多晶硅层106的电阻不够大，而致使导电层105的电熔丝熔断后，通过多晶硅层 的电流导致电熔丝结构阴阳极导通的现象，从而致使电熔丝结构的电阻无法达标。 尤其是随着集成电路集成度不断增加，在集成电路中的器件尺寸不断减小后，施 加于电熔丝结构的电压也随之降低。如在集成电路的CD制程小于40nm后，施加于电熔丝 结构的电压一般仅为1. 5?2. 5V，不然会损伤集成电路中其他器件。然而，在较低的电压 下，发现多晶硅层106的电阻越发减小，以致使得电熔丝结构阴阳极导通，电熔丝结构几近 失效。如在电路编程过程中，电熔丝结构的电阻一旦无法满足要求，造成信息写入和读取不 稳定。 为此，在电熔丝熔断后，如何保证电熔丝结构的电阻，阻止电熔丝结构阴阳极间导 通是本领域技术人员亟需解决的问题。
技术实现思路
本专利技术解决的问题是提供一种，相比于现有的电熔丝结 构，所述电熔丝结构即使在较小的电压下，较短的通电时间段内，也可实现电熔丝迅速熔 断，并确保熔断后的电熔丝的电阻足够大以实现电熔丝阴极和阳极电隔离。 为解决上述问题，所述的电熔丝结构，包括： 位于半导体衬底上的多晶硅层； 位于所述多晶硅层上的导电层，所述导电层的两端部分别为阴极和阳极； 所述多晶硅层包括掺杂有P型离子的第一区域和掺杂有N型离子的第二区域，所 述第一区域与第二区域相邻设置，且导电层的阴极投影位于所述第一区域内，阳极投影位 于所述第二区域内。 可选地，所述第一区域的P型离子浓度和第二区域的N型离子的掺杂剂量为 I. 0XIO1Vcm2 ?I. 0X1015/cm2。 可选地，所述第一区域的P型离子浓度和第二区域的N型离子浓度为IO19?IO21/ cm3。 可选地，所述P型离子为B，所述N型离子为As或P。 可选地，所述导电层还包括位于阴极和阳极之间的中间段，所述阴极和阳极的宽 度大于所述中间段的宽度。 可选地，所述中间段的宽度为28?45nm，所述阴极和阳极的宽度为0. 1? 0· 5μm〇 可选地，所述导电层为金属娃化物层。 可选地，所述导电层厚度为200?300人。 可选地，所述多晶硅层的厚度为500?丨000人。 本专利技术还提供了一种上述电熔丝结构的使用方法，包括： 所述电熔丝结构的第一区域连接电源负极； 所述电熔丝结构的第二区域连接电源正极； 向所述电熔丝结构施加脉冲电压，熔断所述电熔丝，以写入信息； 向所述电熔丝结构施加工作电压，以读取所写入的信息。 可选地，所述脉冲电压为1. 5?2. 5V。 可选地，持续施加所述脉冲电压的时间小于10秒。 与现有技术相比，本专利技术的技术方案具有以下优点： 电熔丝结构的多晶硅层中，所述多晶硅层包括掺杂有P型离子的第一区域和掺杂 有N型离子的第二区域，所述第一区域与第二区域相邻设置，且导电层的阴极投影位于所 述第一区域内，阳极投影位于所述第二区域内。上述技术方案中，所述多晶硅层相当于一个 PN结。在后续使用过程中，掺杂有P型离子的第一区域连接电源的负极、掺杂有N型离子的 第二区域连接电源的正极。因此，在信息写入阶段，向所述电熔丝结构施加电压后，所述导 电层由电流产生热量，出现EM效应，致使导电层迅速耗尽而实现熔断；而多晶硅层中在由 导电层所传递来的热量作用下，基于载流子本征激发作用，PN结的电流阻挡失效，从而确保 信息写入流程顺利进行； 而在信息读取阶段中，基于导电层已熔断，具有高电阻；且向电熔丝施加较小电压 (至多IV)，不足以使得PN结出现反击穿现象，具有PN结结构的多晶硅层具有很高的电阻 (一般情况下，不足10V，不足以使得PN结出现反击穿现象)。从而使得上述电熔丝结构始终 保护高电阻状态，确保信息读取稳定性。 【附图说明】 图1是现有的电熔丝结构的示意图； 图2a和2b是本专利技术的一个实施例电熔丝结构的示意图； 图3a至图6是本专利技术的一个实施例电熔丝结构的制备过程示意图； 图7是PN结的电压-电流特性图。 【具体实施方式】 正如
技术介绍
所述，随着集成电路集成的增加，集成电路的器件尺寸也相应减小， 为了确保集成电路中的器件不受损伤，施加于集成电路的器件的工作电压也相应减小。如 在电路编程过程中，用于熔断电熔丝结构的电压由原先的3. 3V?5.OV减小到I. 5V? 2. 5V。 然而现有的电熔丝在上述电压下，即使导电层熔断后，也无法持续稳定的高电阻 状态，从而降低了后续信息读取的可靠性。 分析其原因，原先较大CD制程的集成电路中，可向电熔丝结构施加时间足够长的 3. 3V?5.OV的脉冲电压，以熔断电熔丝。但随着集成电路的器件尺寸的缩小，现有的电熔 丝结构是利用电致迁移（ElectronMigration,简称EM)效应耗尽导电层材料来产生断路 的。电致迁移效应是经由温度和电子撞击（ElectronWind)的加乘效应所造成的金属离子 的移动。继续参考图1所示，在向电熔丝结构施加足量的脉冲电压后，导电层105迅速升温 (但不会到达导电层采用的材质的熔点)，导电层105出现E本文档来自技高网...

【技术保护点】
一种电熔丝结构，包括：位于半导体衬底上的多晶硅层；位于所述多晶硅层上的导电层，所述导电层的两端部分别为阴极和阳极；其特征在于，所述多晶硅层包括掺杂有P型离子的第一区域和掺杂有N型离子的第二区域，所述第一区域与第二区域相邻设置，且导电层的阴极投影位于所述第一区域内，阳极投影位于所述第二区域内。

【技术特征摘要】
1. 一种电烙丝结构，包括： 位于半导体衬底上的多晶娃层； 位于所述多晶娃层上的导电层，所述导电层的两端部分别为阴极和阳极； 其特征在于，所述多晶娃层包括惨杂有P型离子的第一区域和惨杂有N型离子的第二 区域，所述第一区域与第二区域相邻设置，且导电层的阴极投影位于所述第一区域内，阳极 投影位于所述第二区域内。2. 如权利要求1所述的电烙丝结构，其特征在于，所述第一区域的P型离子浓度和第二 区域的N型离子的惨杂剂量为1. 0X 10/cm2?1. 0X 10/cm2。3. 如权利要求1所述的电烙丝结构，其特征在于，所述第一区域的P型离子浓度和第二 区域的N型离子浓度为1〇19?10 2Vcm3。4. 如权利要求1所述的电烙丝结构，其特征在于，所述P型离子为B，所述N型离子为 As 或 P。5. 如权利要求1所述的电烙丝结构，其特征在于，所述导电层还包括位于阴极和阳极 之间的中间段，所述阴极和阳极的宽度大于所述中间段的...

【专利技术属性】
技术研发人员：朱志炜，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31