Flash读控制电路制造技术

本发明专利技术公开了一种Flash读控制电路，包括：时钟信号发生器，可调延时模块，分频电路，读时序电路；可调延时模块包括：由第一PMOS管和第一NMOS管组成的第一反相器，该反相器的输入端接时钟信号；由第二PMOS管和第二NMOS管组成的第二反相器，该反相器输出延时信号。第三NMOS管连接在第一NMOS管的源极和地之间，第四NMOS管和第五NMOS管连接在第一NMOS管的源极和地之间，第三和五NMOS管的栅极接同一偏置，第四NMOS管的栅极连接延时调节信号，通过延时调节信号调节延时。本发明专利技术能精确调整延时信号的延时时间，从而能精确调整建立时间及建立时间裕量并避免时序的浪费。

【技术实现步骤摘要】
Flash读控制电路
本专利技术涉及一种半导体集成电路，特别是涉及一种Flash(闪存)读控制电路。
技术介绍
现有Flash读控制电路产生的信号由时钟采样产生，时钟采样需要一定的建立时间；现有的做法是将时钟信号和采样信号之间加上一个延时单元(delaycell)用来保证采样信号的建立时间。如图1所示，是现有Flash读控制电路的电路图；现有Flash读控制电路包括：时钟信号发生器101，用于产生时钟信号Tclk；延时单元102，用于产生所述时钟信号的延时信号Pclk；分频电路103，用于产生所述时钟信号的分频信号Aclk；读时序电路104，输入端连接所述延时信号Pclk和所述分频信号Aclk，在所述延时信号Pclk和所述分频信号Aclk的控制下输出读时序信号，读时序信号包括：信号放大均衡信号(SenseAmplifierEquiplirium，saeq)、信号放大使能信号(SenseAmplifierEnable，saen)一即saen1，信号放大使能信号二即saen2。如图2所示，是现有Flash读控制电路的时序图，时序图中包括了：时钟信号Tclk、延时信号Pclk、所述分频信号Aclk、saeq和saen2的时序图，时钟信号Tclk的上升沿和延时信号Pclk的上升沿之间有延时tacs。虚线框105为时钟信号Tclk的上升沿和延时信号Pclk的放大图，可以看出，时钟信号Tclk的每一个上升沿处的延时tacs都是固定的，该延时tacs大小由延时单元102决定。对于初期设计来说，为保证电路的功能以及性能，延时单元102会考虑偏差后留有很大的裕量。如此，便有以下缺点:1.延时单元102偏差即延时tacs值较大，造成时序的浪费；2.建立时间不可精准调节。
技术实现思路
本专利技术所要解决的技术问题是提供一种Flash读控制电路，能精确调整延时信号的延时时间，从而能精确调整建立时间及建立时间裕量并避免时序的浪费。为解决上述技术问题，本专利技术提供的Flash读控制电路包括：时钟信号发生器，用于产生时钟信号。可调延时模块，用于产生所述时钟信号的延时信号。分频电路，用于产生所述时钟信号的分频信号。读时序电路，输入端连接所述延时信号和所述分频信号，在所述延时信号和所述分频信号的控制下输出读时序信号。所述可调延时模块包括：由第一PMOS管和第一NMOS管组成的第一反相器，所述第一PMOS管的源极接电源电压，所述第一PMOS管和所述第一NMOS管的漏极相连，所述第一PMOS管和所述第一NMOS管的栅极相连并连接所述时钟信号。由第二PMOS管和第二NMOS管组成的第二反相器，所述第二PMOS管的源极接电源电压，所述第二PMOS管和所述第二NMOS管的漏极相连并输出所述延时信号，所述第二PMOS管和所述第二NMOS管的栅极相连并连接所述第一PMOS管的漏极，所述第二NMOS管的源极接地。第三NMOS管，所述第三NMOS管的漏极连接所述第一NMOS管的源极，所述第三NMOS管的源极接地、栅极接第一偏置电压。第四NMOS管和第五NMOS管，所述第四NMOS管的漏极连接所述第一NMOS管的源极，所述第四NMOS管的源极连接所述第五NMOS管的漏极，所述第五NMOS管的源极接地，所述第五NMOS管的栅极接所述第一偏置电压。所述第四NMOS管的栅极连接延时调节信号；所述延时调节信号越大，所述第一NMOS管的源极到地之间的电流越大，所述延时信号和所述时钟信号之间的延时越短；所述延时调节信号和所述第四NMOS管的源极电压差小于所述第四NMOS管的阈值电压时，所述第四NMOS管和所述第五NMOS管组成的电流支路关闭，所述第一NMOS管的源极到地之间的电流由所述第三NMOS管的电流支路提供，所述延时信号和所述时钟信号之间的延时最大。进一步的改进是，所述可调延时模块还包括连接成电容结构的第六NMOS管，所述第六NMOS管的栅极连接所述第一PMOS管的漏极，所述第六NMOS管的源极和漏极都接地。本专利技术通过可调延时模块的设置，能够通过延时调节信号来实现延时信号的延时时间的精确调整，从而能精确调整建立时间及建立时间裕量并避免时序的浪费。附图说明下面结合附图和具体实施方式对本专利技术作进一步详细的说明：图1是现有Flash读控制电路的电路图；图2是现有Flash读控制电路的时序图；图3是本专利技术实施例Flash读控制电路的电路图；图4是本专利技术实施例可调延时模块的电路图；图5是本专利技术实施例Flash读控制电路的时序图。具体实施方式如图3所示，是本专利技术实施例Flash读控制电路的电路图；本专利技术实施例Flash读控制电路包括：时钟信号发生器1，用于产生时钟信号Tclk。可调延时模块2，用于产生所述时钟信号Tclk的延时信号Pclk。分频电路3，用于产生所述时钟信号Tclk的分频信号Aclk。读时序电路4，输入端连接所述延时信号Pclk和所述分频信号Aclk，在所述延时信号Pclk和所述分频信号Aclk的控制下输出读时序信号，所述读时序信号包括信号Saeq和Saen2。如图4所示，是本专利技术实施例可调延时模块2的电路图；所述可调延时模块2包括：由第一PMOS管MP1和第一NMOS管MN1组成的第一反相器，所述第一PMOS管MP1的源极接电源电压Vpwr，所述第一PMOS管MP1和所述第一NMOS管MN1的漏极相连，所述第一PMOS管MP1和所述第一NMOS管MN1的栅极相连并连接所述时钟信号Tclk。由第二PMOS管MP2和第二NMOS管MN2组成的第二反相器，所述第二PMOS管MP2的源极接电源电压Vpwr，所述第二PMOS管MP2和所述第二NMOS管MN2的漏极相连并输出所述延时信号，所述第二PMOS管MP2和所述第二NMOS管MN2的栅极相连并连接所述第一PMOS管MP1的漏极，所述第二NMOS管MN2的源极接地Vgnd。第三NMOS管MN3，所述第三NMOS管MN3的漏极连接所述第一NMOS管MN1的源极，所述第三NMOS管MN3的源极接地Vgnd、栅极接第一偏置电压Vbias。第四NMOS管MN4和第五NMOS管MN5，所述第四NMOS管MN4的漏极连接所述第一NMOS管MN1的源极，所述第四NMOS管MN4的源极连接所述第五NMOS管MN5的漏极，所述第五NMOS管MN5的源极接地Vgnd，所述第五NMOS管MN5的栅极接所述第一偏置电压Vbias。所述第四NMOS管MN4的栅极连接延时调节信号Trim<n:0>；所述延时调节信号Trim<n:0>越大，所述第一NMOS管MN1的源极到地Vgnd之间的电流越大，所述延时信号Pclk和所述时钟信号Tclk之间的延时越短；所述延时调节信号Trim<n:0>和所述第四NMOS管MN4的源极电压差小于所述第四NMOS管MN4的阈值电压时，所述第四NMOS管MN4和所述第五NMOS管MN5组成的电流支路关闭，所述第一NMOS管MN1的源极到地Vgnd之间的电流由所述第三NMOS管MN3的电流支路提供，所述延时信号Pclk和所述时钟信号Tclk之间的延时最大。所述可调延时模块2还包括连接成电容结构的第六NMOS管，所述第六NMOS管的栅极连接所述第一PMOS管MP1的漏极，所述第六本文档来自技高网...

【技术保护点】
一种Flash读控制电路，其特征在于，包括：时钟信号发生器，用于产生时钟信号；可调延时模块，用于产生所述时钟信号的延时信号；分频电路，用于产生所述时钟信号的分频信号；读时序电路，输入端连接所述延时信号和所述分频信号，在所述延时信号和所述分频信号的控制下输出读时序信号；所述可调延时模块包括：由第一PMOS管和第一NMOS管组成的第一反相器，所述第一PMOS管的源极接电源电压，所述第一PMOS管和所述第一NMOS管的漏极相连，所述第一PMOS管和所述第一NMOS管的栅极相连并连接所述时钟信号；由第二PMOS管和第二NMOS管组成的第二反相器，所述第二PMOS管的源极接电源电压，所述第二PMOS管和所述第二NMOS管的漏极相连并输出所述延时信号，所述第二PMOS管和所述第二NMOS管的栅极相连并连接所述第一PMOS管的漏极，所述第二NMOS管的源极接地；第三NMOS管，所述第三NMOS管的漏极连接所述第一NMOS管的源极，所述第三NMOS管的源极接地、栅极接第一偏置电压；第四NMOS管和第五NMOS管，所述第四NMOS管的漏极连接所述第一NMOS管的源极，所述第四NMOS管的源极连接所述第五NMOS管的漏极，所述第五NMOS管的源极接地，所述第五NMOS管的栅极接所述第一偏置电压；所述第四NMOS管的栅极连接延时调节信号；所述延时调节信号越大，所述第一NMOS管的源极到地之间的电流越大，所述延时信号和所述时钟信号之间的延时越短；所述延时调节信号和所述第四NMOS管的源极电压差小于所述第四NMOS管的阈值电压时，所述第四NMOS管和所述第五NMOS管组成的电流支路关闭，所述第一NMOS管的源极到地之间的电流由所述第三NMOS管的电流支路提供，所述延时信号和所述时钟信号之间的延时最大。...

【技术特征摘要】
1.一种Flash读控制电路，其特征在于，包括：时钟信号发生器，用于产生时钟信号；可调延时模块，用于产生所述时钟信号的延时信号；分频电路，用于产生所述时钟信号的分频信号；读时序电路，输入端连接所述延时信号和所述分频信号，在所述延时信号和所述分频信号的控制下输出读时序信号；所述可调延时模块包括：由第一PMOS管和第一NMOS管组成的第一反相器，所述第一PMOS管的源极接电源电压，所述第一PMOS管和所述第一NMOS管的漏极相连，所述第一PMOS管和所述第一NMOS管的栅极相连并连接所述时钟信号；由第二PMOS管和第二NMOS管组成的第二反相器，所述第二PMOS管的源极接电源电压，所述第二PMOS管和所述第二NMOS管的漏极相连并输出所述延时信号，所述第二PMOS管和所述第二NMOS管的栅极相连并连接所述第一PMOS管的漏极，所述第二NMOS管的源极接地；第三NMOS管，所述第三NMOS管的漏极连接所述第一NMOS管的源极，所述第三NMOS管的...

【专利技术属性】
技术研发人员：刘芳芳，姚翔，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31