SOC系统芯片外部晶振判断电路技术方案

本发明专利技术公开了一种SOC系统芯片外部晶振判断电路，其包括N个寄存器，N为大于或等于2的自然数，每个寄存器的时钟输入端与芯片的外部晶振输入管脚连接，当SOC系统芯片连接有外部晶振时，外部晶振的时钟通过外部晶振输入管脚输入各个寄存器的时钟输入端，外部上电复位信号输入每个寄存器的复位端，每个寄存器的输出端与输入端依次顺序连接，一与第1寄存器复位后的初始值相反的固定值输入第1寄存器的输入端，最后一个寄存器的输出端输出判断信号。本发明专利技术的电路无需修改量产程序，无需外部代码，通过在SOC系统芯片内部设置至少两个个寄存器即可实现对有外部晶振方式与无外部晶振方式的自动切换，电路简单，操作方便。

【技术实现步骤摘要】
SOC系统芯片外部晶振判断电路
本专利技术涉及数字电路设计领域，更具体地涉及一种SOC系统芯片外部晶振判断电路。
技术介绍
目前，为了节约成本，减少PCB板上的元器件，大部分SOC系统芯片都会采用无晶振方式，即无需外部晶振，直接在芯片内部集成一个振荡器，提供芯片工作所需时钟。但是，由于设计或生产工艺的偏差，有时内部振荡器的时钟会不符合系统需求，比如频率太高，或温漂太大等等。因此，SOC系统芯片通常还会兼容设置有外部晶振。如此使得一般的SOC系统芯片都兼容了有外部晶振和无外部晶振两种方式，因此当SOC系统芯片开始工作时首先需要确定当前系统芯片是工作在有外部晶振方式，还是无外部晶振方式。现在一般的做法是在SOC系统芯片内置系统时钟方式选择寄存器，可以通过MCU的配置选择使芯片进入对应的系统时钟方式。芯片生产出来后，测试人员首先会确认该芯片内部振荡器是否能够满足要求，是否能够工作在无外部晶振方式下。然后，修改对应的量产程序，通过外部代码配置系统时钟方式选择寄存器，最后使芯片进入对应的系统时钟方式。但是，现有的操作方式需要修改量产程序，并且必须要SOC系统芯片支持外部代码。如果SOC系统芯片不支持外部代码，那么就无法准确的进行系统时钟方式切换。因此，有必要提供一种改进的SOC系统芯片外部晶振判断电路，该改进的SOC系统芯片外部晶振判断电路可准确地对SOC系统芯片进行系统时钟方式的切换。
技术实现思路
本专利技术的目的是提供一种SOC系统芯片外部晶振判断电路，本专利技术的电路无需修改量产程序，无需外部代码，通过在SOC系统芯片内部设置至少两个个寄存器即可实现对有外部晶振方式与无外部晶振方式的自动切换，电路简单，操作方便。为实现上述目的，本专利技术提供一种SOC系统芯片外部晶振判断电路，其包括N个寄存器，N为大于或等于2的自然数，每个所述寄存器的时钟输入端与芯片的外部晶振输入管脚连接，当所述SOC系统芯片连接有外部晶振时，外部晶振的时钟通过所述外部晶振输入管脚输入各个所述寄存器的时钟输入端，当所述SOC系统芯片未连接有外部晶振时，所述外部晶振输入管脚连接一固定电平，所述固定电平通过所述外部晶振输入管脚输入各个所述寄存器的时钟输入端，外部上电复位信号输入每个所述寄存器的复位端，每个所述寄存器的输出端与输入端依次顺序连接，一与所述第1寄存器复位后的初始值相反的固定值输入所述第1寄存器的输入端，最后一个寄存器的输出端输出判断信号。较佳地，各个所述寄存器具有完全相同的结构特征。较佳地，上电后，所述外部上电复位信号对每个所述寄存器进行复位，且每个所述寄存器复位后的初始值均相同。较佳地，所述寄存器为3个，每个所述寄存器复位后的初始值的相反值输入所述第1寄存器的输入端，所述第1寄存器的输出端与所述第2寄存器的输入端连接，所述第2寄存器的输出端与所述第3寄存器的输入端连接，所述第3寄存器的输出端输出判断信号。与现有技术相比，本专利技术的SOC系统芯片外部晶振判断电路，在SOC系统芯片内部设置至少两个寄存器，每个所述寄存器的时钟输入端与芯片的外部晶振输入管脚连接，且每个所述寄存器的输出端与输入端依次顺序连接，一与所述第1寄存器复位后的初始值相反的固定值输入所述第1寄存器的输入端，最后一个寄存器的输出端输出判断信号；使得在所述SOC系统芯片连接有外部晶振时，各个所述寄存器的输入与输出均相同且固定为所述第1寄存器复位后的初始值相反的固定值，而当所述SOC系统芯片未连接有外部晶振时，各个所述寄存器的输出为其复位后的初始值，与所述第1寄存器的输入并不相同；因此，在本专利技术的SOC系统芯片外部晶振判断电路中通过判断最后一个寄存器的输出与所述第1寄存器的输入是否相同即可快速而简单的判断所述SOC系统芯片是否有连接外部晶振，从而实现在有外部晶振方式与无外部晶振方式的之间的简单自如的自动切换。通过以下的描述并结合附图，本专利技术将变得更加清晰，这些附图用于解释本专利技术的实施例。附图说明图1为本专利技术的SOC系统芯片外部晶振判断电路的电路结构图。图2为本专利技术SOC系统芯片外部晶振判断电路的一个具体实施例的电路结构图。具体实施方式现在参考附图描述本专利技术的实施例，附图中类似的元件标号代表类似的元件。如上所述，本专利技术提供了一种SOC系统芯片外部晶振判断电路，本专利技术的电路无需修改量产程序，无需外部代码，通过在芯片内部设置至少两个个寄存器即可实现对有外部晶振方式与无外部晶振方式的自动切换，电路结构简单，操作方便。请参考图1，图1为本专利技术的SOC系统芯片外部晶振判断电路的电路结构图。如图所示，本专利技术的判断芯片外部晶振的电路包括N个寄存器(RE1、RE2、……RE(N))，N为大于或等于2的自然数，即，在本专利技术中，所述寄存器至少为2个，当然在具体应用中，只需在保证最后输出结果的精度，所述寄存器的个数可依实际而具体选择。每个所述寄存器(RE1、RE2、……RE(N))的时钟输入端CK与芯片的外部晶振输入管脚连接；当SOC系统芯片的外部晶振输入管脚连接有外部晶振时，外部晶振通过所述外部晶振输入管脚将其时钟信号ckl输入各个所述寄存器(RE1、RE2、……RE(N))的时钟输入端CK，使得各个所述寄存器(RE1、RE2、……RE(N))可正常进行数据传输；当SOC系统芯片的外部晶振输入管脚未连接有外部晶振时，所述外部晶振输入管脚连接一固定电平vol，从而各个所述寄存器(RE1、RE2、……RE(N))并不进行数据传输，仅固定输出其初始值。外部上电复位信号RSTn输入每个所述寄存器(RE1、RE2、……RE(N))的复位端Sn，从而当系统芯片上电时，所述外部上电复位信号RSTn使得每个所述寄存器(RE1、RE2、……RE(N))复位到初始值，且在本专利技术的优选实施方式中，每个所述寄存器(RE1、RE2、……RE(N))均具有完全相同的结构特征，因此，复位后的初始值均相同，均为1或0。每个所述寄存器的输出端D与输入端Q依次顺序连接，具体如图1所示，所述第1寄存器RE1的输出端D与第2寄存器RE2的输入端Q连接，所述第2寄存器RE2的输出端D与第3寄存器RE3的输入端Q连接，所述第i寄存器RE(i)的输出端D与第i+1寄存器RE(i+1)的输入端Q连接，i∈(3，N-1)。一与所述第1寄存器RE1的初始值相反的固定值in1输入所述第1寄存器RE1的输入端D；在本专利技术的优选实施方式中，每个所述寄存器(RE1、RE2、……RE(N))复位后的初始值均相同，也即输入所述第1寄存器RE1的固定值in1为每个所述寄存器(RE1、RE2、……RE(N))初始值的相反值，当每个所述寄存器(RE1、RE2、……RE(N))初始值为0时，输入所述第1寄存器RE1的所述固定值in1即为1，当每个所述寄存器(RE1、RE2、……RE(N))初始值为1时，输入所述第1寄存器RE1的所述固定值in1即为0。最后一个寄存器RE(N)的输出端Q输出判断信号out；在本专利技术中，当所述SOC系统芯片连接有外部晶振时，输入所述第1寄存器RE1的固定值in1被依次相互传输，最后，由最后一个寄存器RE(N)的输出端输出(即判断信号out)；而当所述SOC系统芯片未连接有外部晶振时，各个所述寄存器的输出均为其复位后的初始值，与所述第1寄本文档来自技高网...

【技术保护点】
一种SOC系统芯片外部晶振判断电路，其特征在于，包括N个寄存器，N为大于或等于2的自然数，每个所述寄存器的时钟输入端与芯片的外部晶振输入管脚连接，当所述SOC系统芯片连接有外部晶振时，外部晶振的时钟通过所述外部晶振输入管脚输入各个所述寄存器的时钟输入端，当所述SOC系统芯片未连接有外部晶振时，所述外部晶振输入管脚连接一固定电平，所述固定电平通过所述外部晶振输入管脚输入各个所述寄存器的时钟输入端，外部上电复位信号输入每个所述寄存器的复位端，每个所述寄存器的输出端与输入端依次顺序连接，一与所述第1寄存器复位后的初始值相反的固定值输入所述第1寄存器的输入端，最后一个寄存器的输出端输出判断信号。

【技术特征摘要】
1.一种SOC系统芯片外部晶振判断电路，其特征在于，包括N个寄存器，N为大于或等于2的自然数，每个所述寄存器的时钟输入端与芯片的外部晶振输入管脚连接，当所述SOC系统芯片连接有外部晶振时，外部晶振的时钟通过所述外部晶振输入管脚输入各个所述寄存器的时钟输入端，当所述SOC系统芯片未连接有外部晶振时，所述外部晶振输入管脚连接一固定电平，所述固定电平通过所述外部晶振输入管脚输入各个所述寄存器的时钟输入端，外部上电复位信号输入每个所述寄存器的复位端，每个所述寄存器的输出端与输入端依次顺序连接，一与所述第1寄存器复位后的初始值相反的固定值输入所述第1寄存器的输入端，最后一个寄存器的输出端输出判...

【专利技术属性】
技术研发人员：杨修，
申请(专利权)人：四川和芯微电子股份有限公司，
类型：发明
国别省市：四川;51