提供包括不受阈值电压的偏差的影响且实现了高性能化的氧化物半导体绝缘栅型FET的半导体存储装置。在存储单元(MC)中，第1晶体管元件(T1)的栅极、第2晶体管元件(T2)的源极以及电容元件(Cm)的一端相互连接而形成存储节点(Nm)，第1晶体管元件(T1)的漏极和第2晶体管元件(T2)的漏极相互连接而形成控制节点(Nc)，在排列于同一列的各存储单元(MC)中，控制节点(Nc)与在列方向延伸的共用的第1控制线(CL)连接，第1晶体管元件(T1)的源极与在列方向延伸的共用的数据信号线(DL)连接，第2晶体管元件的栅极与单个第1选择线(WL)连接，电容元件(Cm)的另一端与单个第2选择线(GL)连接，按每个第1控制线(CL)具备一端与第1控制线(CL)连接、另一端与电压供应线(VL)连接的开关元件(SE)。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】提供包括不受阈值电压的偏差的影响且实现了高性能化的氧化物半导体绝缘栅型FET的半导体存储装置。在存储单元(MC)中，第1晶体管元件(T1)的栅极、第2晶体管元件(T2)的源极以及电容元件(Cm)的一端相互连接而形成存储节点(Nm)，第1晶体管元件(T1)的漏极和第2晶体管元件(T2)的漏极相互连接而形成控制节点(Nc)，在排列于同一列的各存储单元(MC)中，控制节点(Nc)与在列方向延伸的共用的第1控制线(CL)连接，第1晶体管元件(T1)的源极与在列方向延伸的共用的数据信号线(DL)连接，第2晶体管元件的栅极与单个第1选择线(WL)连接，电容元件(Cm)的另一端与单个第2选择线(GL)连接，按每个第1控制线(CL)具备一端与第1控制线(CL)连接、另一端与电压供应线(VL)连接的开关元件(SE)。【专利说明】半导体存储装置
本专利技术涉及包括氧化物半导体绝缘栅型FET(场效应晶体管)的半导体存储装置，特别是涉及多值信息的存储所优选的半导体存储装置。
技术介绍
半导体存储装置大致分为RAM(随机存取存储器)和ROM(只读存储器)。RAM不限制重写次数，但在电源切断时保持数据消失，因此有待机时的数据保持用功耗变大的问题。另一方面，ROM在电源切断时也能保持数据，但对重写次数有限制，因此无法在要求频繁的重写的用途中使用。因此从很久以前就进行了作为对重写次数没有限制且能以超低功耗保持写入的数据的理想的存储器的NVRAM(非易失性随机存取存储器)的研究开发，但仍未实现产品化。 使用了带隙能量比硅大的氧化物半导体的MOSFET等绝缘栅型FET可期待与硅MOSFET相比能使漏电流小很多，因此在下述的非专利文献I中报告了使用了 MOSFET的NVRAM的开发，上述MOSFET使用了该氧化物半导体。 在非专利文献I中公开的存储单元如图13所示，包括:通常的硅M0SFET30 ;电容元件31，其一端与硅M0SFET30的栅极FN连接；以及氧化物半导体M0SFET32，其源极或漏极的一方与该栅极FN连接。利用硅M0SFET30和电容元件31虚拟地形成有在现有的闪存存储器的存储单元中使用的将浮动栅极和控制栅极重叠的栅极堆栈结构的硅MOSFET(存储元件)。在现有的闪存存储器中，浮动栅极中的电荷的出入是利用热电子注入、FN隧穿等，通过薄的栅极绝缘膜来进行的构成，图13所示的电路构成的存储单元是经由氧化物半导体M0SFET32来进行的构成。其结果是，无需为了进行浮动栅极FN中的电荷的出入而产生高电场，能以低电压且高速进行数据的重写，对重写次数没有限制。另外，氧化物半导体M0SFET32的漏电流极小，因此能长时间稳定地保持浮动栅极FN的蓄积电荷。 现有技术文献 专利文献 非专利文献1:Takanori Matsuzaki, et al., 〃lMb Non-Volatile RandomAccess Memory Using Oxide Semiconductor", Memory Workshop (IMff),20113rd IEEEInternat1nal, May 2011.
技术实现思路
专利技术要解决的问题 上述非专利文献I中记载的存储单元在根据浮动栅极FN的蓄积电荷的多少来控制包括将电容元件31的另一端设为控制栅极的硅M0SFET30和电容元件31的浮动栅型MOSFET(存储元件)的阈值电压从而存储信息方面与现有的闪存存储单元是完全相同的。因此，如果在存储单元之间在硅M0SFET30本身的阈值电压中产生偏差，则即便是浮动栅极FN的蓄积电荷相同的存储单元，在存储元件的阈值电压中也产生偏差，发生动作余量降低等缺陷。另外，如果阈值电压的偏差较大，则在I个存储单元中存储3值以上的多值信息的情况下，需要抑制该阈值电压的偏差。现有的闪存存储器为了将该阈值电压的偏差以电路来抵消而采用如下方式:分步地进行向浮动栅极FN注入电荷，每次对是否成为适当的电荷蓄积状态进行验证，进行电荷注入直至以存储单元为单位成为适当的电荷蓄积状态为止。如果在NVRAM中采用这样的写入方式，则写入时间与读出时间相比极端地变长而成为问题。 本专利技术是鉴于上述问题而完成的，其目的在于提供包括氧化物半导体绝缘栅型FET的半导体存储装置，上述氧化物半导体绝缘栅型FET排除阈值电压的偏差的影响，实现了动作余量的增大、动作电压的低电压化或存储信息的多值化等高性能。 用于解决问题的方案 为了达到上述目的，本专利技术提供的半导体存储装置的第I特征在于，具备至少在列方向排列多个存储单元而成的存储单元阵列，上述存储单元具备绝缘栅型FET的第I晶体管元件、氧化物半导体绝缘栅型FET的第2晶体管元件以及电容元件， 在每个上述存储单元中，上述第I晶体管元件的栅极电极、上述第2晶体管元件的源极电极以及上述电容元件的一端相互连接而形成存储节点，上述第I晶体管元件的漏极电极和上述第2晶体管元件的漏极电极相互连接而形成控制节点， 在排列于同一列的各行的每个上述存储单元中，上述控制节点与在列方向延伸的共用的第I控制线连接，上述第I晶体管元件的源极电极与在列方向延伸的共用的数据信号线连接，上述第2晶体管元件的栅极电极与单个第I选择线连接，上述电容元件的另一端与单个第2选择线连接， 按照每个上述第I控制线具备一端与上述第I控制线连接、另一端与电压供应线连接的开关元件，上述开关元件在进行将上述存储节点的电压状态初始化的初始化动作时和进行读出上述存储节点的电压状态的读出动作时成为导通状态来驱动上述第I控制线，在进行将存储电压写入上述存储节点的写入动作时成为截止状态而将上述第I控制线设为浮动状态。 而且，优选在上述第I特征的半导体存储装置中，上述存储单元阵列包括在列方向和行方向分别排列多个的上述存储单元，在排列于同一行的每个上述存储单元中，上述第2晶体管元件的栅极电极与在行方向延伸的共用的上述第I选择线连接，上述电容元件的另一端与在行方向延伸的共用的第2选择线连接，与上述第I控制线为相同数量的上述开关元件的上述一端与各自对应的上述第I控制线连接。 而且，优选在上述第I特征的半导体存储装置中，上述开关元件是栅极电极与第2控制线连接、漏极电极与上述电压供应线连接、源极电极与上述第I控制线连接的绝缘栅型FET的第3晶体管元件、栅极电极和漏极电极共同与上述电压供应线连接、源极电极与上述第I控制线连接的绝缘栅型FET的第4晶体管元件以及阳极端子和阴极端子中的任一方与上述电压供应线连接、另一方与上述第I控制线连接的二极管元件中的任意一种。 而且，优选在上述第I特征的半导体存储装置中，上述第I晶体管元件和第2晶体管元件是薄膜晶体管元件，或者上述第I晶体管元件是形成在半导体基板上的晶体管元件，上述第2晶体管元件是在上述第I晶体管元件的上方层叠而形成的薄膜晶体管元件。 而且，优选在上述第I特征的半导体存储装置中，构成上述第2晶体管元件的氧化物半导体是InGaZnO。 更优选的是，上述第I特征的半导体存储装置的第2特征在于，在上述初始化动作时，对与成为上述初始化动作的对象的I个或多个选择行的上述存储单元连接的上述第I选择线和上述第2选择线分别施本文档来自技高网...
【技术保护点】
一种半导体存储装置，其特征在于，具备至少在列方向排列多个存储单元而成的存储单元阵列，上述存储单元具备绝缘栅型FET的第1晶体管元件、氧化物半导体绝缘栅型FET的第2晶体管元件以及电容元件，在每个上述存储单元中，上述第1晶体管元件的栅极电极、上述第2晶体管元件的源极电极以及上述电容元件的一端相互连接而形成存储节点，上述第1晶体管元件的漏极电极和上述第2晶体管元件的漏极电极相互连接而形成控制节点，在排列于同一列的各行的每个上述存储单元中，上述控制节点与在列方向延伸的共用的第1控制线连接，上述第1晶体管元件的源极电极与在列方向延伸的共用的数据信号线连接，上述第2晶体管元件的栅极电极与单个第1选择线连接，上述电容元件的另一端与单个第2选择线连接，按照每个上述第1控制线具备一端与上述第1控制线连接、另一端与电压供应线连接的开关元件，上述开关元件在进行将上述存储节点的电压状态初始化的初始化动作时和进行读出上述存储节点的电压状态的读出动作时成为导通状态来驱动上述第1控制线，在进行将存储电压写入上述存储节点的写入动作时成为截止状态而将上述第1控制线设为浮动状态。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：山内祥光，
申请(专利权)人：夏普株式会社，
类型：发明
国别省市：日本;JP
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