本发明专利技术公开了一种非挥发性存储器列地址解码电路，具有一或非门nor2连接一反向器inv组成的逻辑电路，还包括：一电压转换器LS，其输入端连接反向器inv的输入和输出端，其输出端连接PMOS管P0和NMOS管NO的栅极，PMOS管P0的漏极和NMOS管NO的漏极相连作为列线ylv，所述逻辑电路为1.5V低压电路经电压转换器LS转换为5V高压。本发明专利技术的非挥发性存储器列地址解码电路与现有的非挥发性存储器列地址解码电路相比能减小版图面积，能提高读写速度，能缩短列线建立时间。
【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种非挥发性存储器列地址解码电路，具有一或非门nor2连接一反向器inv组成的逻辑电路，还包括：一电压转换器LS，其输入端连接反向器inv的输入和输出端，其输出端连接PMOS管P0和NMOS管NO的栅极，PMOS管P0的漏极和NMOS管NO的漏极相连作为列线ylv，所述逻辑电路为1.5V低压电路经电压转换器LS转换为5V高压。本专利技术的非挥发性存储器列地址解码电路与现有的非挥发性存储器列地址解码电路相比能减小版图面积，能提高读写速度，能缩短列线建立时间。【专利说明】非挥发性存储器列地址解码电路
本专利技术涉及集成电路制造领域，特别是涉及一种非挥发性存储器列地址解码电 路。
技术介绍
NVM是指非挥发性存储器，目前在智能卡上采用的主要包括：EEPR0M和Flash。NVM 通常用来存放程序和数据，对于智能卡而言，大多把应用程序和数据、文件等存放到NVM 中。NVM可以实现方便的读写操作，因此非常灵活。对于读操作，NVM中的数据与RAM相同， 直接引用其地址即可，擦\写操作则要复杂的多，一般需要利用芯片厂家提供的函数库\驱 动程序来实现。 如图1所示，在NVM地址解码电路设计中，为了提高读取速度，在读取数据时需要 抬高列线上的电压，即选中列线时ylv=vpwr_read ;在进行读操作时，hven2为vgnd，hven2b 为 vpwr_read，READ2=vpwr。读选中的列线，ydecb=vgnd，level shifter 的输出 y 为 vpwr_ read, yread=vgnd,则 ylv=vpwr_read〇读操作不选中的列线，ydecb=vpwr, level shifter 的 输出 y 为 vgnd，yread=vpwr_read,则 ylv=vgnd ;在高压操作时，hven2=vpwr，READ2=VNEG， VCPW=VNEG，yread=vpwr_read，则 ylv=VCPW=VNEG。 该结构比较复杂，逻辑操作在LS(level shifter)后面，用到高压管，会增加地址 建立时间，增大版图面积。Hven2的高电位为vpwr，而hven2b高电位为vpwr_read，需要 hven2经LS得到，当列线选中时，通过P1和P2管，ylv的电位变为vpwr_read。使用了二 个5V高压P管，会增加建立时间；当列线未选中，通过N1和N2管，ylv的电位变为vgnd ; 使用了二个5V高压N管，也会增加建立时间。
技术实现思路
本专利技术要解决的技术问题是提供一种简化的非挥发性存储器列地址解码电路，其 与现有的非挥发性存储器列地址解码电路相比能减小版图面积，能提高读写速度，能缩短 列线建立时间。 为解决上述技术问题，本专利技术的非挥发性存储器列地址解码电路，具有一或非门 n〇r2连接一反向器inv组成的逻辑电路，还包括：一电压转换器LS，其输入端连接反向器 inv的输入和输出端，其输出端连接PM0S管P0和NM0S管N0的栅极，PM0S管P0的漏极和 NM0S管N0的漏极相连作为列线ylv，所述逻辑电路为1. 5V低压电路经电压转换器LS转换 为5V高压。 本专利技术在level shifter之前，逻辑电路部分用了 1. 5V低压管，在level shifter 之后，简化了电路结构，读操作时ylv未选中列线和高压操作时ylv列线的通路相同。 当列线选中时，通过P0管，ylv的电位变为vpwr_read,只使用一个5V高压P管， 列线能更快的建立。 当列线未选中，通过N0管，ylv的电位变为vgnd，只使用一个5V高压N管，列线 能更快的建立。 本专利技术的非挥发性存储器列地址解码电路与现有的非挥发性存储器列地址解码 电路相比能减小版图面积，能提高读写速度，能缩短列线建立时间。 【专利附图】【附图说明】 下面结合附图与【具体实施方式】对本专利技术作进一步详细的说明： 图1是一种现有非挥发性存储器列地址解码电路示意图。 图2是本专利技术非挥发性存储器列地址解码电路一实施例的示意图。 附图标记说明 c、y是中间节点 ydecb、hven2、、hven2_h、hven2b、vpwr、yread、vpwr_read、VCPW 是电压 vgnd 是接地 P0、P1、P2 是 PMOS 管 N0、N1、N2 是 NMOS 管 nor2是或非门 inv是反向器 LS是电压转换器 ylv是列线 【具体实施方式】 本专利技术的非挥发性存储器列地址解码电路一实施例，具有一或非门nor2连接一 反向器irw组成的逻辑电路，还包括：一电压转换器LS，其输入端连接反向器inv的输入和 输出端，其输出端接PM0S管P0和NM0S管N0的栅极，PM0S管P0的漏极和NM0S管N0的漏 极相连作为列线ylv，所述逻辑电路为1. 5V低压电路经电压转换器LS转换为5V高压。 NVM读出电路中列选择电路进行读操作时译码需要固定的建立时间，且译码成功 后选中的地址ylv电压输出为vpwr_read，未选中的地址ylv电压输出为vgnd。 Level shifter(电压转换器即 LS)在 yread=vpwr 时，输出 c=vgnd ;在 yreadb=vpwr 时，输出 c=vpwr_read。 在读操作时，VCPW=vgnd，hven2=vgnd，被选中的列线，ydecb=vgnd，yread=vpwr，LS 的输出 c=vgnd，则 P0 管打开，ylv=vpwr_read ;不选中的列线，ydecb=vpwr，yreadb=vpwr， LS 的输出 c=vpwr_read，则 NO 管打开，ylv=VCPW=vgnd。 在高压操作时，hven2=vpwr，VCPW=VNEG，yreadb=vpwr，LS 的输出 c=vpwr_read，则 NO管打开，所有列线ylv=VCPW=VNEG。 本专利技术在level shifter之前，逻辑部分用了 1. 5V低压管，在level shifter之 后，简化了电路结构，读操作时ylv未选中列线和高压操作时ylv列线的通路相同。 当列线选中时，通过P0管，ylv的电位变为vpwr_read,只使用一个5V高压P管， 能更快的建立。 当列线未选中，通过N0管，ylv的电位变为vgnd，只使用一个5V高压N管，能更 快的建立。 以上通过【具体实施方式】和实施例对本专利技术进行了详细的说明，但这些并非构成对 本专利技术的限制。在不脱离本专利技术原理的情况下，本领域的技术人员还可做出许多变形和改 进，这些也应视为本专利技术的保护范围。【权利要求】1. 一种非挥发性存储器列地址解码电路，具有一或非门（nor2)连接一反向器（inv)组 成的逻辑电路，其特征是，还包括：一电压转换器（LS)，其输入端连接反向器（inv)的输入 和输出端，其输出端连接PMOS管（P0)和NMOS管（NO)的栅极，PMOS管（P0)的漏极和NMOS 管（NO)的漏极相连作为列线（ylv)。2. 如权利要求1所述的非挥发性存储器列地址解码电路，其特征是：所述本文档来自技高网...
【技术保护点】
一种非挥发性存储器列地址解码电路，具有一或非门（nor2）连接一反向器（inv）组成的逻辑电路，其特征是，还包括：一电压转换器（LS），其输入端连接反向器（inv）的输入和输出端，其输出端连接PMOS管（P0）和NMOS管（NO）的栅极，PMOS管（P0）的漏极和NMOS管（NO）的漏极相连作为列线（ylv）。
【技术特征摘要】
【专利技术属性】
技术研发人员：傅俊亮，冯国友，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31
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