描述了具有负差分电阻（NDR）器件的解码器电路。在示例中，解码器电路包括：接收选择信号的多个输入线路；提供电压偏置的偏置逻辑；提供输出信号的多个输出线路；以及被耦合到多个输入线路、偏置逻辑和多个输出线路的多个金属-绝缘体-金属（MIM）阈值开关。多个MIM阈值开关中的每一个操作为电流控制的正电阻或负电阻，用以把选择信号的输入逻辑状态映射到输出信号的输出逻辑状态。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】描述了具有负差分电阻（NDR）器件的解码器电路。在示例中，解码器电路包括：接收选择信号的多个输入线路；提供电压偏置的偏置逻辑；提供输出信号的多个输出线路；以及被耦合到多个输入线路、偏置逻辑和多个输出线路的多个金属-绝缘体-金属（MIM）阈值开关。多个MIM阈值开关中的每一个操作为电流控制的正电阻或负电阻，用以把选择信号的输入逻辑状态映射到输出信号的输出逻辑状态。【专利说明】具有金属-绝缘体-金属阈值开关的解码器电路
技术介绍
解码器和解复器(de-multiplexer)在数字电路中具有广泛的应用，包括通信路由、存储器寻址和计算。解码器和解复器可以被制造为集成电路(IC)上的互补金属氧化物半导体(CMOS)逻辑电路。然而，在一些应用中，令人期望的是:在不使用CMOS器件的晶体硅的情形下制造解码器电路。已提出了不需要CMOS器件的解码方案，诸如，纳米线场效应晶体管(FET)逻辑、电阻器逻辑、或者二极管逻辑。然而，电阻器和二极管逻辑中固有的负载效应(例如，电压降)使选择差数(例如，“开”和“关”之间的差)最小化到一点，在该点这种逻辑对于几个实际的解码器应用(诸如，存储器寻址)是不可实施的。此外，纳米线方法需要在制造期间自下而上装配，在给定生产IC的当前半导体加工技术的情况下，这可能无法实施。【专利附图】【附图说明】专利技术的一些实施例相对于接下来的图描述: 图1是示出了依据示例性实现方式的解码器电路的示意图； 图2示出了依据示例性实现方式的把通过NDR开关的电流与横跨所述NDR开关的电压相关的不图； 图3是依据示例性实现方式的示出了存储器控制器电路的框图； 图4是示出了依据示例性实现方式的集成电路(IC)器件的示图；以及 图5示出了依据示例性实现方式的MIM阈值开关的横截面。【具体实施方式】描述了具有负差分电阻(NDR)器件的解码器电路。在实施例中，解码器电路包括多个输入线路、偏置逻辑、多个输出线路和多个金属-绝缘体-金属(MIM)阈值开关。所述输入线路接收选择信号。所述偏置逻辑提供电压偏置。所述输出线路提供输出信号。所述MIM阈值开关被耦合到输入线路、偏置逻辑和输出线路。每个MIM阈值开关操作为电流控制的正电阻或负电阻，以把选择信号的输入逻辑状态映射到输出信号的输出逻辑状态。在示例中，两个这种解码器电路可以被用于为存储器单元的阵列分别提供行选择和列选择信号。在示例中，解码器电路可以在薄膜集成电路(IC)上形成，其中，每个MM阈值开关使用金属膜、绝缘体膜、和另一个金属膜形成。在示例中，具有MIM阈值开关的解码器电路可以被形成为IC管芯顶部上的薄膜。例如，具有MM阈值开关的薄膜解码器电路可以在存储器IC管芯上形成以提供存储器控制器的功能。已提出几项技术用于解码应用，但每一项都具有不同的限制。基于互补金属氧化物半导体(CMOS)的器件使用CMOS器件(诸如，场效应集体管(FET))提供了可靠的解码器电路，但这种器件在晶体硅中形成。因此，基于CMOS的解码器可以在存储器IC中占据相当大的硅面积。电阻器/ 二极管逻辑可以在不同于晶体硅的基底上形成，但所述电阻器/ 二极管器件具有较大的电压降，其消耗了用于选择所述器件的大部分差数(例如，“开”和“关”之间的电压差)。因此，电阻器/二极管逻辑不是针对较大解码器电路(诸如，大存储器阵列所需的那些)的可实施的解决方案。纳米线FET逻辑需要自下而上的工艺，这妨碍了 IC的可靠制造。在此描述的实施例中的解码器电路包括MIM器件，其可以被选择/不选择以提供所述解码器的数字逻辑。基于MM阈值开关的器件提供了可管理的电压差数并且是基底无关的。在示例中，基于MIM阈值开关的解码器器件可以使用薄膜工艺形成。MIM器件的电流控制负电阻特性对比于基于电阻器/二极管的器件实现合理的差数。可以相对于接下来的示例性实现方式理解解码器电路的实施例。图1是示出了依据示例性实现方式的解码器电路100的示意图。解码器电路100包括输入线路102-0和102-1 (统称为输入线路102)、偏置线路104、标注为Rl至R8多个电阻器、标注为Xl至XlO多个开关、和输出线路106-0至106-3 (统称为输出线路106)。偏置线路104可以被耦合到电压源108，来为偏置解码器电路100提供电压Vcc。输入线路102-0和102-1分别接收数字信号AO和Al。数字信号AO和Al可以具有电压Vcc或参考电压。出于示例清楚的目的，所述参考电压被假定为电接地(O伏)。假定Vcc和所述参考电压之间的差数表示逻辑低(O)和逻辑高(I)之间的差。信号AO和Al表示2位输入符号。解码器电路100响应于输入信号AO和Al产生输出信号BO至B3。所述信号BO至B3表示4位输出符号。在本不例中，输入符号AlAO和输出符号B3B2B1B0之间的关系如下:其中“O”表示逻辑低或参考电压，以及“I”表示逻辑高或Vcc:【权利要求】1.一种解码器电路，包括: 多个输入线路，用于接收选择信号； 偏置逻辑，用于提供电压偏置； 多个输出线路，用于提供输出信号； 耦合到所述多个输入线路、偏置逻辑和多个输出线路的多个金属-绝缘体-金属MIM阈值开关，所述多个MIM阈值开关中的每一个操作为电流控制的正电阻或负电阻，用以把选择信号的输入逻辑状态映射到输出信号的输出逻辑状态。2.如权利要求1所述的解码器电路，其中，所述多个MIM阈值开关包括: 第一级，具有耦合到所述偏置逻辑和多个输入线路的第一多个MIM阈值开关，用以相对于选择信号提供逻辑反相的选择信号；以及 第二级，具有第二多个MIM阈值开关，所述第二多个MIM阈值开关与所述第一级并联地耦合到所述偏置逻辑，以及耦合到多个输入线路、多个输出线路和所述第一级，用以接收反相的选择信号。3.如权利要求2所述的解码器电路，其中，第二多个MIM阈值开关逻辑地提供彼此并联地耦合到所述偏置逻辑的多个与门，所述多个与门均具有接收选择信号和逻辑反相的选择信号的输入以及分别耦合到多个输出线路以提供输出信号的输出。4.如权利要求2所述的解码器电路，其中，第一多个MIM阈值开关逻辑地提供彼此并联地耦合到所述偏置逻辑的多个反相器门，所述多个反相器门均具有接收选择信号中的一个的输入以及提供逻辑反相的选 择信号中的一个的输出。5.如权利要求1所述的解码器电路，其中，所述偏置逻辑包括多个电阻。6.一种存储器控制器电路，包括: 第一解码器电路，用于提供行选择信号；以及 第二解码器电路，用于提供列选择信号； 其中，所述第一解码器电路和第二解码器电路中的每一个包括: 多个输入线路，用于接收选择信号； 偏置逻辑，用于提供电压偏置； 多个输出线路，用于提供输出信号； 耦合到所述多个输入线路、偏置逻辑和多个输出线路的多个金属-绝缘体-金属MIM阈值开关，多个MIM阈值开关中的每一个操作为电流控制的正电阻或负电阻，用以把选择信号的输入逻辑状态映射到输出信号的输出逻辑状态。7.如权利要求6所述的存储器控制器电路，其中，所述第一和第二解码器电路中的每一个中的多个MIM阈值开关包括: 第一级，具有耦合到所述偏置逻辑和多个输入线路的第一多个MIM阈值开关，用以相对于选择信号提供逻辑反相的选择信号；本文档来自技高网...
【技术保护点】
一种解码器电路，包括：多个输入线路，用于接收选择信号；偏置逻辑，用于提供电压偏置；多个输出线路，用于提供输出信号；耦合到所述多个输入线路、偏置逻辑和多个输出线路的多个金属‑绝缘体‑金属MIM阈值开关，所述多个MIM阈值开关中的每一个操作为电流控制的正电阻或负电阻，用以把选择信号的输入逻辑状态映射到输出信号的输出逻辑状态。
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：MD皮克特，GM里贝罗，
申请(专利权)人：惠普发展公司，有限责任合伙企业，
类型：发明
国别省市：美国;US
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