本发明专利技术提供一种NRZI解码并行设计电路，由一个二选一选择器和八个同或运算单元构成，输入位宽为8比特。二选一选择器在同步信号sync的控制下输入NRZI解码运算的初始值，八个同或运算单元XNOR采样外部输入的八位数据，同时进行同或运算并产生运算结果。通过本发明专利技术提供的方案，能降低电路工作时钟频率，同时有效降低电路的功耗。
【技术实现步骤摘要】
本专利技术涉及一种解码电路，尤其涉及一种NRZI解码的并行设计电路。
技术介绍
随着电子技术的发展，USB设备已经大量应用于日常生活中。USB技术采用串行总线，数据逐位依次传送。USB系统中数据传输采用反向非归零(Non Return to Zero Invert,简称“NRZI，，)编码方式，这种编码方式既能保证数据传送的完整性，又不需独立的时钟信号和数据一起发送。当遇到O电平信号时NRZI编码数据流发生跳变，而遇到1电平信号时保持不变。数据流中的跳变使解码器可以与收到的数据保持同步，因而不必提供独立的时钟信号。大多数情况下，NRZI编码与位填充一起使用，因为一长串的连续1将会导致无电平跳变，从而引起接收器最终丢失同步信号，解决办法是采用位填充技术。即在连续传输六个1的情况下填充一个0，使得NRZI编码数据流中发生跳变，这就确保接收器至少可以在每七个的时间间隔内从数据流中会检测到一次跳变，从而使接收器和传送的数据保持同步。 UTMI (USB2. 0 Transceiver Macrocell Interface)发送端负责在 NRZI 编码前的数据流中插入一个O电平，即填充位操作；UTMI接收端须在NRZI解码后的数据中，当出现六个连续1 电平后，把其后的一个O电平给抽取出来丢弃，即位抽取操作。如果在接收到的数据中，六个连续的1后跟随的不是O而是1，则产生错误，产生出错信号。传统的NRZI解码码采用串行设计来实现的，由于高速模式下，USB的数据率是 480Mbps，在串行处理NRZI解码操作时，需要的工作时钟为480MHz，极大地增加了电路的功耗。为能有效降低电路功耗，本专利技术旨在提供一种并行设计方法，降低功耗同时能满足电路需求。
技术实现思路
本专利技术目的提供一种NRZI解码并行设计电路，由二选一选择器和多个同或运算单元构成。本专利技术技术方案，在降低时钟频率的同时，能有效大幅降低电路的功耗，满足应用需求。一种NRZI解码并行设计电路，由二选一选择器和多个同或运算单元构成。二选一选择器，根据不同的控制信号选择输出值；同或运算单元，由多个同或运算单元构成，用于进行同或运算；本专利技术采用一个二选一选择器MUX和八个同或运算单元XN0R，其输入位宽为8比特。二选一选择器在同步信号sync的控制下输入NRZI解码运算的初始值，八个同或运算模单元采样外部输入的八位数据，同时进行同或运算并产生运算结果。整个电路由组合电路构成，并行传输的数据能同时完成运算，并输出结果。通过本专利技术提供的内容，在传统电路设计中采用高速传输时，其时钟频率能降低 1/8，并能较大程度降低电路中的功耗。附图说明图1本专利技术提供的NRZI解码并行设计电路结构图具体实施方案以下结合附图1对本专利技术提出的内容进行详细的描述。图1为本专利技术电路结构图， 如图所示，八个同或XNOR运算单元分别为同或运算单元XN0R0、同或运算单元XN0R1、同或运算单元XN0R2、同或运算单元XN0R3、同或运算单元XN0R4、同或运算单元XN0R5、同或运算单元XN0R6以及同或运算单元XN0R7。二选一选择器MUX在sync信号的控制下输入NRZI 解码运算的初始值，由八个同或运算单元XNOR采样外部输入的八位数据，同时进行并同或运算并产生运算结果。当有数据和信号传输时，电路首先通过sync信号判断当前这一字节的数据是否为第一字节数据。sync位宽为1比特，表示当前这字节数据是否为需进行NRZI解码的数据的开始。ini_ValUe位宽为1比特，表示开始进行NRZI解码的初始值，根据具体应用设定为 1，b 1或1，b0。din位宽为8比特，表示需进行NRZI解码的并行输入数据；dout位宽为8 比特，表示经NRZI解码后的输出结果。如果sync为l’bl，表明当前这一字节的数据是当前这包数据中的第一字节数据， 把预先设置或外部输入的初始值ini^alue通过二选一选择器输入到同或XNORO运算单元；否则，则表明当前这一字节的数据不是第一字节数据，把前一周期输入数据的最后一位 din通过二选一选择器输入到同或XNORO运算单元。与此同时，把外部输入的并行数据 din分别按位输入到不同的同或XNOR运算单元，其中，din表示din中的第 1位数据，din表示din中的第2位数据，din表示din中的第3位数据， din 表示din 中的第4位数据，din 表示din 中的第5位数据，din 表示 din 中的第6位数据，din 表示din 中的第7位数据，din 表示din 中的第8位数据。通过同或运算产生出当前这一位的输出结果，并通过dout输出出来。其中输入数据的最后一位din反馈到二选一选择器MUX，以用来做下一次NRZI解码运算，其中dout表示dout 中的第1位数据，dout表示dout 中的第2 位数据，dout 表示dout 中的第3位数据，dout 表示dout 中的第4位数据，dout 表示dout 中的第5位数据，dout 表示dout 中的第6位数据， dout 表示dout 中的第7位数据，dout 表示dout 中的第8位数据。权利要求1.一种NRZI解码并行设计电路，由二选一选择器和多个同或运算单元构成，其特征在于同步信号sync控制二选一选择器的输入NRZI解码电路的初始值，多个同或运算模单元采样外部输入数据进行同或运算。2.如权利要求1所述的一种NRZI解码并行设计电路，其特征在于所述电路输入数据位宽为八比特。3.如权利要求1所述的一种NRZI解码并行设计电路，其特征在于所述同或运算单元为八个。4.如权利要求1或3所述的一种NRZI解码并行设计电路，其特征在于所述八个同或运算单元同时采样外部输入数据，同时进行同或运算。全文摘要本专利技术提供一种NRZI解码并行设计电路，由一个二选一选择器和八个同或运算单元构成，输入位宽为8比特。二选一选择器在同步信号sync的控制下输入NRZI解码运算的初始值，八个同或运算单元XNOR采样外部输入的八位数据，同时进行同或运算并产生运算结果。通过本专利技术提供的方案，能降低电路工作时钟频率，同时有效降低电路的功耗。文档编号G11B20/10GK102592636SQ20111000487公开日2012年7月18日 申请日期2011年1月11日 优先权日2011年1月11日专利技术者左耀华 申请人:上海华虹集成电路有限责任公司本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：左耀华，
申请(专利权)人：上海华虹集成电路有限责任公司，
类型：发明
国别省市：
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