集成电路并行测试方法、装置和系统制造方法及图纸

一种集成电路测试方法、装置和系统，在共用基底上包含有复数个被测单元和复数个被测单元运行结果比较装置，不同被测单元执行同一输入激励，各自产生运行结果，运行结果由相应运行结果比较装置比较，产生比较特征，根据特征检测出失效被测单元。本发明专利技术能降低测试成本，缩短形成规模量产时间，降低漏测率。

【技术实现步骤摘要】

本专利技术属于集成电路领域，具体为一种集成电路的并行测试方法、装置和系统。
技术介绍
典型的半导体制作过程是在一个薄而均勻的半导体材料晶片(wafer)上制作多个相同的矩形晶粒(die)。晶粒间被宽度为60 80微米的切割道(scribe line)所隔离。 切割道上经常放置掩膜(mask)对准符(alignment mark)和生产过程中监测质量的晶片接受测试(wafer acceptance test, WAT)的测试元件。在制作过程中，光刻机一次曝光一个区域，称作光刻区域(st印per field)，每个光刻区域包含一个或多个晶粒。当所有的制作工序完成后，晶片上的每个晶粒都要通过功能测试。晶片测试设备(wafer prober)使用针测卡(probe card)接触所要被测晶粒的焊垫(pad)，把测试程序生成的测试激励传递到被测晶粒中，被测晶粒响应输入产生相应输出，经针测卡传递到测试设备(tester)中与预期结果进行比较，若两者相等/匹配，则认为被测晶粒功能正确。一次测试一个晶粒。当一个被测晶粒通过所有的测试程序后，其位置将被记录下来，为后续的封装做准备。没有通过测试的被测晶粒将使用墨水进行标记或把位置信息存入一个叫做晶片地图 (wafermap)的文件。当所有的测试完成后，将沿着切割道切割晶片，被分离的功能正确的晶粒将被封装，失效的晶粒将被丢弃。封装后的芯片将进行封装后测试，功能正确的芯片将被交付给客户。图1为一般晶片测试(wafer test)示意图，待测晶片(101)放在晶片测试设备(102)上，测试器(10 把测试向量产生器(104)所产生的测试激励通过输入电缆(105) 传递给测试头(106)上的针测卡(107)，针测卡(107)把数据输入到待测晶粒(108)中， 并从待测晶粒(108)中读出运行结果，通过测试头(106)和输出电缆(111)传递给测试器(103)，测试器(103)把该结果送入比较器(109)中，与预期结果(110)进行比较来判定该待测晶粒(107)是否失效。随着集成电路生产工艺的发展，晶片的尺寸已经从1英寸增长到12英寸，使得晶粒生产的并行度不断的提高，每个晶片上能容纳近万个晶粒。但由于测试设备测试通道(channel)数的限制，使得晶片测试仍是串行进行，逐一测试每个晶粒，晶片测试时间和晶片上晶粒的数目成正比，测试时间变得极长，测试成本变得很高。在测试设备上，仅探针 (probe)在测试完一个晶粒后移动到另一个晶粒的时间就为IOOms 250ms，这段时间无法用于测试，被白白浪费。这进一步增加了测试时间，提高了测试成本。目前，在集成电路生产中，测试、封装成本已约占整个生产成本的25 % 30 %，甚至已经达到50 %。此外由于测试设备到晶粒的连线延迟限制了测试频率，测试只能在较低频率下进行。为解决该问题，一种方法是使用多探针(multi-site)实现并行测试。但是该方法受到测试设备的通道数的限制；每个测试设备的通道数在1 IOM之间，而一个晶粒的焊垫已成百上千，使得测试的并行度上升空间不大，一般在二到四路，且通道价格昂贵，增加通道将大幅增加测试设备的价格，提高了测试成本。还有一种方法就是实现晶片上芯片自测试，以下三个专利涉及该方法，但与本专利不同。专利号为200510008164. X的中国专利“可实施老化与电性测试的晶圆及其实施方法”提出一种可以在晶圆上同时进行老化和电性测试的方法。该方法在晶圆上设置了老化图案生成电路(aging pattern generation circuit)，该电路可以产生无功能意义、不断反转的激励送到晶粒中同时进行老化和电性测试，它不需要向测试设备输出测试结果。专利号为200410046002. 0的中国专利“具有测试电路之半导体晶圆及制造方法” 提出一种可以在晶圆上精确测量芯片电压的方法。该方法在切割道上设置了测试电路，使输出阻抗远小于探针的阻抗，且其输入阻抗远大于晶粒的输出阻抗，便于探针可以精确的测出晶粒各电极垫的参考电压。专利号为86105604的中国专利“用于测试集成电路元件的电路结构”提出了一种基于基片上的电路元件的测试电路结构。被测电路元件作为集成电路形成于一块公共基片上，并可经基片上的公共供电和输入线操作。该电路结构的测试电路和开关单元作为集成电路形成在同一基片上，开关单元可由测试电路控制并插在连接测试电路和电路元件的连线中，其预期值要传输到基片上用于与被测电路作比较。测试电路装有传递测试结果的输出电路，在测试电路元件时，自测试利用测试电路的中央单元比较实际和期望值来判别元件合格与否，并依次串行的进行测试。综上所述，现有的集成电路测试方法、装置和系统，由于测试通道数的限制，每次只能测试一个或数个被测单元，无法做到被测单元的大规模同时/并行比较。测试通道数有限是制约测试效率提高的瓶颈。
技术实现思路
本专利技术提出一种在共用基底(common substrate)上并行(parallel)测试复数个功能相同的微电子电路(microelectronic circuit)的集成电路测试方法、装置和系统， 在共用基底上包含有复数个执行同一测试激励被测单元，通过比较装置将复数个被测单元 (device under test, DUT)输出端信号与预期结果作并行比较，或通过比较装置对复数个被测单元对应输出端的信号作相互比较，以检测出失效被测单元。本专利技术在基本不增加测试通道的前提下，实现了成千上万个被测单元的并行测试。本专利技术提出一种在共用基底上并行测试复数个功能相同的微电子电路的集成电路测试方法；所述基底可以是晶圆(wafer)，也可以是单一个集成电路芯片(integrated circuit chip)，也可以是电路板；其中所述方法包括(a)通过输入途径，向基底上的复数个功能相同的被测单元输入相同的测试激励 (stimulation)；(b)通过比较装置，并行对复数个被测单元的相应输出作相互比较；(c)通过输出途径，输出复数个比较装置的比较结果与位置信息；(d)检测输出的比较结果与在基底上的位置信息，对相应被测单元分类，将比较结果相等/匹配的被测单元归为正常单元，并将比较结果不相等/不匹配的被测单元归为疑似失效单元。本专利技术还提出一种在共用基底上并行测试复数个功能相同的微电子电路的集成电路测试方法；所述基底可以是晶圆，也可以是单一个集成电路芯片，也可以是电路板；其中所述方法包括(a)通过输入途径，向基底上的复数个功能相同的被测单元输入相同的测试激励；(b)通过比较装置，将复数个被测单元的输出与从输入途径输入的相应位置的预期结果作并行比较；(c)通过输出途径，输出复数个比较装置的比较结果与位置信息；(d)检测输出的比较结果与在基底上的位置信息，对相应被测单元分类，将比较结果相等/匹配的被测单元归为正常单元，并将比较结果不相等/不匹配的被测单元归为失效单元。本专利技术提出一种包含复数个功能相同的待测试晶粒的晶圆，所述复数个晶粒或复数个晶粒中对应的功能相同的功能模块即为被测单元；其中所述晶圆上还包括用半导体制程制作的辅助测试装置；所述辅助测试装置可以部分位于被测单元内部，也可以全部位于被测单元外部，包括(a)供电电路，连接辅助测试装置本文档来自技高网...

【技术保护点】
１．一种用于测试在晶圆（ｗａｆｅｒ）上多个功能相同晶粒（ｄｉｅ）的装置，每个晶粒包括一个功能单元，所述测试装置包括一个测试辅助电路，包括：设置在晶圆上的输入电路，该输入电路通过每个功能单元的接入点与每个功能单元相连接，用于向每个功能单元输入测试激励，所述功能单元按照测试激励执行预定功能，并产生执行结果；设置在晶圆上的多个判断电路，每个判断线路和被测功能单元（ＤＵＴ，ｄｅｖｉｃｅ　ｕｎｄｅｒ　ｔｅｓｔ）连接，用于判断被测功能单元的执行结果是否正确；设置在晶圆上的输出电路，输出电路和所有判断电路相连，用于输出所有判断电路的判断结果；所述判断结果用于决定每个被测功能单元是正常单元或失效单元。

【技术特征摘要】

【专利技术属性】
技术研发人员：林正浩，
申请(专利权)人：上海芯豪微电子有限公司，
类型：发明
国别省市：31