公开了一种解码器，其用于响应时钟信号输入顺序使能输出，其包括对应于Ｘ个解码器输出的Ｘ个逻辑级。每个逻辑级都具有多个输入，其中每个逻辑级都包括少于ｌｏｇ２Ｘ个用于接收时钟信号输入的输入。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及与器件阵列一起使用的解码器架构。
技术介绍
电子部件阵列由排列成行和列的相同器件构成。这些阵列的实例包括存储器组、 传感器阵列和显示面板。阵列由寻址电路通过选择或启动(本文中一并称为“使能”)元件的正确行和列来控制。这些寻址电路通常位于紧邻阵列的地方，并具有连接到阵列的各个行或列线的使能输出。寻址电路属于电路的两个族，即移位寄存器和解码器。移位寄存器允许阵列线的顺序寻址。移位寄存器包括逻辑级，逻辑级在一个时间仅使能一个输出，但也会触发相继级。这样，移位寄存器一个接一个地激活相邻阵列线，使得它们适用于大规模显示器或传感器系统。相对的，解码器由逻辑级构成，逻辑级需要时钟的特定组合，该时钟的特定组合在其输入处表示特定地址，从而使能特定的线输出。虽然移位寄存器电路与解码器相比趋向于需要更少的部件且因此占据更小的空间，但它们易于产生多级故障，这意味着存在一个级不能触发下一级的风险，由此产生大量无效线。移位寄存器的这种性质在低产量技术中是重要的考虑因素。解码器具有彼此独立的级，且故障可被限制在一行或列中。而且，如果需要，则由解码器电路控制的阵列能够以非顺序方式寻址。这对于在给定周期内不需要每条线都被使能的存储器、传感器或显示器阵列中尤为有用。这种改进的独立性和可靠性的代价体现在解码器结构的尺寸和复杂度上。诸如移位寄存器和解码器的寻址电路在大规模电子部件阵列(例如显示器和传感器)中特别重要。这些电路适于与它们控制的阵列集成在相同的衬底上，因为这种集成可降低与外部部件互连的连接数量。在这个领域中的应用绝大部分都限于传感器或显示器阵列，其中，部件的产量和数量，以及面积的利用都是非常重要的。移位寄存器适于寻址这些大规模阵列，这是因为它们与解码器相比具有较低的复杂度。但是，因为这些应用通常在大面积上遍布，例如在显示器上，所以特别重要的是最小化故障区域。如上所述，由移位寄存器控制的阵列会遭受连续行故障，其严重影响局部化故障区域的能力。为此，需要执行可将潜在故障限制在单一行或列的解码器。但是，如上所述，解码器级必然会使用复杂的电路结构，特别是在阵列尺寸较大的情况下。这种增加的复杂度会影响产量以及解码器结构与阵列集成的能力。因此，需要提供具有较低复杂度的寻址架构，以便提供高生产率，同时保持减少或消除连续线故障的能力。
技术实现思路
本文说明了一种用于响应时钟信号输入来使能输出的解码器架构，其包括对应于 X个解码器输出的X个逻辑级。每个逻辑级都具有多个输入，其中每个逻辑级都包括少于 Iog2X个用于接收时钟信号输入的输入。在实施例中，解码器合并入电子器件中，该电子器件包括具有多个可寻址元件的线的阵列。在实施例中，解码器响应于多个时钟信号输入顺序使能阵列线。在实施例中，输入至解码器的每个时钟信号具有非二进制占空因数。本专利技术的上述和其他特征将通过结合附图的本专利技术的优选实施例的下述描述而被更好地理解。附图说明本专利技术的优选实施例以及其他与本公开内容有关的信息，其中图1是现有技术的二输入NAND逻辑结构的电路图；图2是现有技术的四输入NAND逻辑结构的电路图；图3是现有技术中用于四输入逻辑级二进制系统的时钟信号的时序图；图4是现有技术的电路图，其示出图3的时钟信号与四输入级解码器结构的连接， 用于使能十六个输出；图5示出根据本专利技术的一个实施例的时钟信号的时序图，其用于具有二输入的逻辑级的基值四系统；图6示出根据本专利技术的一个实施例的解码器的实施例，其使用了图5中所示的改进的时钟信号；图7示出传感器阵列，其具有用于选择性偏置和读取像素位点的开关结构以及与其耦合的解码结构，用于使能阵列的列和行；以及图8是二输入NAND逻辑结构的电路图。具体实施例方式示例性实施例的说明倾向于结合附图进行阅读，附图应被认为是整个书面说明书的一部分。本文描述了简化的解码器架构和逻辑操作，其减少了用于寻址阵列的每个解码器级所需的部件的数量。通过在每个级中提供较少数量的器件，与常规解码器架构相比，电路显著地占据更少的空间，且因此降低了故障率。该架构提供了如下优点降低了复杂度，这以前仅与移位寄存器寻址电路有关，并具有消除连续线路故障的能力。解码器由重复的逻辑级构成，每个逻辑级都接收多个时钟信号，以使能其输出。仅为了举例，所述级典型地包括多输入NAND门以及后续缓冲器。每个NAND门都通过其输入接收时钟信号，且当存在正确信号时使能缓冲的输出。这些NAND门的实例示于图1和2中。 如图1中所示，二输入NAND门具有CMOS装置，CMOS装置具有两个串联的NMOS晶体管(标记为Ni、N2)以及两个并联的PMOS晶体管(标记为Pl、P2)。对于NMOS和PMOS晶体管来说，每个NAND门中器件的数量是相等的，且由用于解码器级的输入数量决定(即，每个输入，例如“gl”或“g2”，由一个NMOS和一个PMOS晶体管分享)。参考图2，与二输入(四器件)NAND门(图1)相比，四输入(八个器件)NAND门所增加的复杂度是显而易见的。如图 2中所示，NAND门包括四个串联的NMOS (m-N4)以及四个并联的PMOS (P1-P4)晶体管器件。在这些现有技术的实例中，当所有输入(G1-&1)为高电压时，每个NAND电路的输出都是低电压。为此，将诸如缓冲反向器(未示出)的信号调节电路添加在每个级的端部。 除了将输出反向，这种反向器还具有缓冲器的功能，因为其能提供足够的驱动电流以使能被寻址的阵列。具有包括NOR门的级的解码器也可用于解码器架构中，且通常以互补方式使用(S卩，仅在被选择时呈现低电平的输出；以及，门由NAND门中使用的反向时钟控制)。 本领域技术人员将能理解，对于特定输入的给定组合，可变因素(例如动态响应、寄生效应、CMOS或双极技术等)决定NAND、NOR或其他门是否具有单一输出态。仅为了举例，此处结合具有十六个可寻址输出线的系统说明本专利技术。在现有技术的二进制系统，十六个输出线可利用4比特(24 = 16)寻址。如上所述，解码器包括十六个逻辑级，每个逻辑级都对应解码器的相应输出，且十六个解码器级中的每一个都具有四个输入，从而为逻辑电路(即，NAND门)提供四个输入信号。这种逻辑电路在输入呈现正确的状态(例如它们都处于高电位)时使能输出。传统的解码器逻辑由二进制时钟控制，以使能连续输出。该控制时钟形成脉冲组合，其中每个脉冲都具有50%的占空因数以及乘以2倍的彼此关联的时间频率。图3是现有技术的时钟信号的时序图，其由用于二进制系统的时钟总线承载，该二进制系统对每个解码器级来说具有四个输入。示出了四个时钟信号以及它们的反向信号(即，它们的反码)， 一共是八个时钟信号，每个信号都具有50%的二进制占空因数。时钟信号A/-A的频率是时钟信号B/-B的两倍。时钟信号B/-B的频率是时钟信号C/-C的两倍。最后，时钟信号C/-C 的频率是时钟信号D/-D的两倍。仔细观察时序图，当四个时钟信号的四个电平都为高电平处，在四个时钟信号(及其它们的反码)的图示周期内具有十六个可能的组合。例如，高电平时钟的第三种可能组合借助如下脉冲获得时钟A的第二高电平、时钟-B的第一高电平、 时钟C的第一高电平以及时钟D的高电平。将解码器级连接至正确的时钟线顺序地使能十六个级的输出。对于本文档来自技高网...
【技术保护点】
１．一种用于响应时钟信号输入顺序使能输出的解码器，包括：Ｘ个逻辑级，其对应于Ｘ个解码器输出，每个逻辑级都具有多个输入，其中每个逻辑级包括少于ｌｏｇ２Ｘ个用于接收时钟信号输入的输入。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：马蒂亚斯·N·特罗科利，
申请(专利权)人：奈克斯特生物测定学公司，
类型：发明
国别省市：NO
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