相加比较选择电路及使用该电路的维特比解码器制造技术

一种相加比较选择电路及使用该电路的维特比解码器。该解码器包括分支测量值产生单元、相加比较选择单元、存活路径存储器及解码单元。相加比较选择单元包含：复数个存储状态测量值的状态缓存器；复数个相加比较选择处理器，根据分支测量值与状态测量值的相加结果产生新的状态测量值，输出决定位。该相加比较选择处理器包含：第一和第二加法器，分别接收缓存器的第一和第二状态测量值及分支测量值，相加后产生第一和第二候选测量值；比较器，比较第一和第二状态测量值，输出比较信号作为决定位；多路复用器，根据比较信号选择第一或第二候选测量值作为新的状态测量值。由于加法器与比较器并行处理，所以可提升维特比解码器的处理速度。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及相加比较选择电路，特别是利用加法器与比较器同时并行处理来提升处理速度的相加比较选择电路，藉以提升使用该相加比较选择电路的维特比(Viterbi)解码器的处理速度。
技术介绍
部分响应最大可能性(Partial Response Maximum Likelihood，以下简称PRML)系统可较可靠地从光盘/数字多用视盘(Compact Disk/Digital VrsatileDisk，CD/DVD)上读取(retrieve)8至14位调制(Eight-to-Fifteen Modulation，EFM)信号。而维特比解码器则经常被使用于该PRML系统，藉以实现最大可能性检测。图1(A)显示一般的维特比解码器的方块图。如该图所示，维特比解码器一般包含一分支测量值(branch metric)产生单元11、一相加比较选择(Add-Compare-Select，以下简称ACS)单元12、以及一存活路径存储器(Survivorpath memory)及解码单元(decoding unit)13。分支测量值产生单元11根据编码数据计算出每个分支所对应的测量值(metric)，并输出给ACS单元12。该分支测量值产生单元11的计算方法一般是求出编码数据与该分支的预估数据之间的距离，例如平均平方间距(Mean-Square-Distance)。而ACS单元12则根据各分支测量值以及各状态测量值(state metric)的相加结果中，选择出最小的相加结果作为存活的状态测量值，并输出比较值作为决定位，此决定位送至存活路径存储器13用于选择所对应的存活路径。存活存储器及解码单元13则利用一存活存储器记录各状态的结果，并利用一解码单元(例如一多数表决电路(majority vote circuit))来选择出一数据作为解码数据。图1(B)显示图1(A)的ACS单元中的ACS处理器的结构图，其中SM0(k-1)与SM3(k-1)分别为状态S0与状态S3的状态测量值(state metric)，而BM0，0(k-1)与BM3，0(k-1)分别为状态S0与状态S3至状态S0的分支测量值(Branchmetric)。该图假设该ACS处理器是用来选择状态0与状态3的一状态值作为存活状态值。如该图所示，一般的ACS单元中的ACS处理器包含两个加法器15、15’、一比较器(C)16、以及一选择器(S)17。该ACS处理器利用加法器15将SM0(k-1)与BM0，0(k-1)相加产生第一候选值，并利用加法器15’将SM3(k-1)与BM3，0(k-1)相加产生第二候选值。接着，该ACS处理器利用比较器16与选择器17比较第一候选值与第二候选值，并选择较小的候选值输出至状态缓存器(未图标)，并将比较值作为决定位输出至存活存储器及解码单元13。图2(A)显示四个状态的格子图(Trellis diagram)的例子、图2(B)显示对应图2(A)格子图的维特比解码器中的ACS单元的方块图。由于图2(A)为四个状态的格子图，所以如图2(B)所示，ACS单元12具有四个ACS处理器121～124、以及四个状态缓存器125～128。ACS单元12的ACS处理器121～124除了将所产生的测量值传回状态缓存器125～128外，还将输出决定位至存活存储器及解码单元13。ACS处理器121接收状态缓存器125与127的状态测量值，并与分支测量值相加后，选择较小的相加结果作为存活测量值，且回存至状态缓存器125，同时将比较值(1或0)作为决定位输出。ACS处理器122接收状态缓存器125与127的状态测量值，并与分支测量值相加后，选择较小的相加结果作为存活测量值，且回存至状态缓存器126，同时将比较值(1或0)作为决定位输出。ACS处理器123与124处理方法亦相同。图3显示图2(B)中的ACS处理器的电路。如该图所示，ACS处理器121包含两个加法器1211、一比较器1212、以及一多路复用器1213。加法器1211用来将分支测量值与状态测量值相加，而比较器1212用来比较两加法器1211的输出值。多路复用器1213则根据比较器1212的比较结果，从两加法器1211的输出值中选择一输出值作为新的状态测量值。同时比较器1212的比较结果作为决定位输出。由该图1(B)与图3可以清楚了解到，该ACS处理器的执行顺序是加法(Add)-＞比较(Compare)-＞选择(Select)。由于比较单元必须在加法完成后才能处理，所以加法器与比较器无法并行处理。其次，例如在解码EFM信号的应用上，由于EFM信号具有游程长度限制(Run length limited，以下简称RLL)的特性，亦即EFM信号的RLL特性中，定义最短的游程长度(run length)为3个最小记录单位。所以，在针对EFM信号解码时，根据EFM信号的游程长度限制可得到一个简化的格子图(trellisdiagram)，如图4(A)所示。亦即，该格子图有6个状态，分别为状态S0(000)、状态S1(001)、状态S2(011)、状态S3(100)、状态S4(110)、以及状态S5(111)。由于最短的游程长度为3T，所以不会有(010)与(101)的状态产生。而且，状态S1(001)、状态S2(011)、状态S3(100)、以及状态S4(110)只有一个分支(branch)。图4(B)显示对应图1(A)格子图的分支值示意图。维特比解码器从格子图中产生所有可能的输入序列(input sequences)，并选择最有可能的结果作为解碼结果。根据图4(A)的格子图，只有状态S0与状态S5是接收两个输入值，所以状态S0与状态S5需要判断与选择其中一个输入序列。图5显示一般应用于图4(A)格子图的维特比解码器的部分结构图。如该图所示，该维特比解码器包含一ACS单元52、以及存活存储器及解码单元13。由于格子图已简化，所以ACS单元52仅包含两个ACS处理器521、522、两个加法器、以及6个缓存器525～530。ACS处理器521接收状态S0与状态S3的状态测量值，并与分支测量值相加，经由比较选择电路CS选择较小的相加结果回存至状态S0的缓存器525，同时将比较选择电路CS的比较值作为决定位输出至存活存储器及解码单元13的路径0的多路复用器。ACS处理器522接收状态S2与状态S5的状态测量值，并与分支测量值相加，经由比较选择电路CS选择较小的相加结果回存至状态S5的缓存器530，同时将比较选择电路CS的比较值作为决定位输出至存活存储器及解码单元13的路径5的多路复用器。由于格子图已简化，存活存储器及解码单元13只有在路径0与路径5配置多路复用器，其余的路径1～4只需将数据直接传至另一路径存储器即可。路径存储器的长度可根据不同的格子图来设计。存活存储器及解码单元13利用决定电路131，可为多数表决电路，从6个分支路径所输出的数据中，表决出多数的数据作为解码数据输出。一般而言，现有技术的ACS单元为维特比解码器在处理速度上的瓶颈，且ACS单元的ACS处理器无法直接以管线型式(pipelining)或并行处理(parallel processing)的方式来提升处理速度。
技术实现思路
有鉴于本文档来自技高网...

【技术保护点】
一种用于维特比解码器的相加比较选择电路，用来接收分支测量值并藉由比较、相加与选择单元产生状态测量值，并输出决定位，该相加比较选择电路包含：复数个状态缓存器，用来存储复数个状态测量值；以及复数个相加比较选择处理器，接收所述分支测量值及 存储在状态缓存器中的状态测量值，并根据不同的分支测量值与状态测量值的相加结果，产生新的状态测量值后存储至所述状态缓存器，同时输出决定位；所述相加比较选择处理器包含：一第一加法器，接收所述缓存器中的第一状态测量值以及所述分支测量值，相 加后产生一第一候选测量值；一第二加法器，接收所述缓存器中的第二状态测量值以及所述分支测量值，相加后产生一第二候选测量值；一比较器，比较所述缓存器中的第一状态测量值以及第二状态测量值，并输出一比较信号作为所述决定位；以及一第一多路 复用器，根据所述比较信号选择所述第一候选测量值或所述第二候选测量值作为所述新的状态测量值。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈宏庆，沈文仁，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]