一种BCH并行编码电路制造技术

【技术实现步骤摘要】

本专利技术设计BCH编码
，具体地讲，涉及ー种BCH并行编码电路。
技术介绍
嵌入式产品的数据存储和管理是嵌入式产品开发中ー项必不可少的研究课题。随着Flash Memory存储器速度快、容量大、成本低的特点被越来越多的企业所认可，Flash Memory被广泛的用作各种嵌入式产品的存储器件。并且针对不同的产品应用,FlashMemory作为当前嵌入式系统的主流存储设备，以各种各样不同的形式被广泛应用于人们的生活当中。但是Flash Memory的快速发展,也使数据存储安全成为当前各种嵌入式产品发展的瓶颈。由于Flash Memory制造エ艺与芯片集成度的提高，日常生活中使用的Flash Memory的存储阵列有可能出现数据错误，如数据在写入和读出的过程中可能会由于信号干扰发生错误；又如有些数据位可能会因为没有达到阈值电压而产生错误。因此，需要对Flash Memory中的数据使用ECC校验的方法确保其内部数据区的数据安全性。在Flash的差错类型测试中显示错误是以位的形式分散在整个数据块中的，所以具有可控、随机错误纠错能力的BCH码适于Flash Memory的纠错。由于当前Flash Memory制造エ艺以及芯片集成度的提高，比特错误率也在不断増大。在研究Flash Memory错误率的过程中可以发现，随着内部数据区比特错误率的不断提高，页错误率(Page Error Ratio，PER)也在不断提高，为满足数据区的安全需求，必须提高ECC校验模块的纠错能力。BCH串行编码电路每次只能处理ー个比特位的数据，面对大规模数据的处理能力非常低，所以无法满足Flash Memory传输效率的要求。针对以上缺点，设计ー种BCH并行编码电路可以一次处理多比特位的数据，使其满足Flash Memory传输效率的要求。
技术实现思路
本专利技术要解决的技术问题是提供ー种BCH并行编码电路，对闪存中可能出现随机错误的问题提出了行之有效的解决方案。本专利技术采用如下技术方案实现专利技术目的 ー种BCH并行编码电路，其特征在于，包括 8位信息输入端叫，0〈=1〈8; 一组校验码寄存器bp l=〈j〈=t，t为校验码寄存器的个数； 一组异或电路组Slj, l=〈j〈=t, t为校验码寄存器的个数,所述姆组异或电路组Slj都包括8个异或电路； 所述8位信息输入端Hii分别都连接到异或电路组Slj ； 所述校验码寄存器h按照每8个ー组的顺序分为t组Bj, 1=〈 j〈=t，所述每组校验码寄存器组も对应连接到所述异或电路组Slp所述异或电路组SI〗的输出端对应分别连接到选择组器Gj.，l=〈j〈=t，所述选择器组Gj.的输出端对应连接到异或电路组ニ S2j_，l=〈j〈=t，所述每组校验码寄存器组Bj的上ー组校验码寄存器组Bj-i的最后ー个校验码寄存器也对应连接到所述异或电路S2i所述异或电路的输出端对应连接到校验码寄存器组B〗中对应的校验码寄存器上。作为对本技术方案的进ー步限定，所述校验码寄存器组Bj具体为[bi，b2，…b8]、[b2, b3,…b9]、…[bj, bj+1,…ゎ押],当j+7>t时,再依次循环选取校验码寄存器bl、b2、b3、47，形成一个闭合的循环，直到将所述校验码寄存器h分为t组。与现有技术相比，本专利技术的优点和积极效果是本专利技术可以在ー个时钟周期内同时处理8位信息比特位，将8比特位数据输入并行编码电路中，其对应的校验码寄存器将会进行更新，当所有的信息码字输入结束以后，得到的校验码寄存器值即为生成的校验码。对闪存中的随机错误进行纠错，改进后的BCH并行编码电路在编码效率上获得了显著的提高，满足了 Flash Memory传输效率的要求。附图说明 图I为本专利技术的BCH串行编码电路原理图。图2为本专利技术的BCH并行编码电路图。图3为本专利技术的BCH编码子电路原理图。具体实施例方式下面结合附图和优选实施例作更进一歩的详细描述。參见图I，首先介绍BCH串行编码算法 BCH串行编码电路是系统循环码的ー种，所以从原理上可以通过系统编码电路进行实现，而ー个系统编码电路从原理上将经过以下三个步骤进行译码 (1)将信息码字m(x)左移/7-左位，即用ヂ乘以消息多项式ffiCr)，即其中，m(x)是关于X的多项式,将m(x)中的关于X的各项系数左移/ -左位,相当于Xy^m(X)； (2)用生成多项式^'Cr)除爾(X)得到余式ゐCr)； (3)生成码字多项式cCr)=+b{x) 其次，介绍BCH码生成多项式g(x)的生成公式设a 2F(2)灰示有限域GF⑵的m次扩域，m由纠错能力t決定)的本原域元素，那么存在以At，<12，…，CE3*为根的ニ进制BCH码的生成多项式 咖=LCM(TOt(X)Bl2(X)A TOa(X))式(I) 式中，是i为自然数，的最小多项式，t为BCH码的纠错能力。所谓最小多项式，首先必然是不可约多项式，其次最小多项式的根必然是GF(2)上的元素，满足这两个条件的以<1#为根的，<2^(2)上的次数最低的首一不可约多项式，称为最小多项式。设计ー个BCH并行编码算法可以在ー个时钟周期内同时处理8位信息比特位，那么其在一个时钟周期内处理8比特位后的校验码寄存器应与串行编码器处理8个时钟后的校验码寄存器结果一致。而并行编码电路的关键就是求出时刻T与时刻T+8之间检验码寄存器与并行输入的8位比特信息码字之间的关系，求出整个关系矩阵，就可以得到并行BCH编码电路的构造方法。根据BCH串行编码算法推导出8位比特位并行关系矩阵。假设时刻为当前并行编码电路的输入初始时刻，/12时刻为ー个8位信息比特位输入后的结束时刻，^oPi) , MTO ,…，V2Pi),石U分别表示I个校验码寄存器在T'时刻的存储内容，％の)，A1(T2) , -..,V2(^2)，分别表示7个校验码寄存器在T2时刻的存储内容，7为校验码寄存器的数量。由图I串行编码电路的连接关系我们可以看到某一校验码寄存器的更新，只与其对应的生成多项式系数gi、该寄存器左边紧接的校验码寄存器内容以及输入的信息比特位有关，且存在如下关系hC^)=h(ri) ++，其中表示T2时刻ん寄存器的存储内容，BtwPD表示从T1时刻到T2时刻所输入的信息比特位，め为ん寄存器所对应的生成多项式系数,如图I所示。根据图I所示的反馈电路的连接关系，T2时刻的校验码寄存器应更新为本文档来自技高网...

【技术保护点】
一种BCH并行编码电路，其特征在于，包括：8位信息输入端mi，0<=i<8;一组校验码寄存器bj，1=

【技术特征摘要】
1.一种BCH并行编码电路，其特征在于，包括 8位信息输入端叫，0〈=1〈8; 一组校验码寄存器bp l=〈j〈=t，t为校验码寄存器的个数； 一组异或电路组Slj, l=〈j〈=t, t为校验码寄存器的个数,所述每组异或电路组Slj都包括8个异或电路； 所述8位信息输入端Hii分别都连接到异或电路组Slj ； 所述校验码寄存器h按照每8个一组的顺序分为t组By 1=〈 j〈=t，所述每组校验码寄存器组h对应连接到所述异或电路组Slp所述异或电路组SI]的输出端对应分别连接到选择组器Gj, l=〈j〈=t，所述选择器组Gj的输出端对应连...

【专利技术属性】
技术研发人员：孙涛，周莉，程彪，
申请(专利权)人：济南微晶电子技术有限公司，
类型：发明
国别省市：