一种格雷码编码的并行设计电路制造技术

本发明专利技术提供一种格雷码编码的并行设计电路，采用多个异或运算单元组合实现电路设计模式，多个异或运算单元同时进行异或运算并产生运算结果。整个设计电路由各组合电路构成，并行传输的数据能够同时完成运算并输出结果。通过本发明专利技术提供的电路解决方案，能够有效降低格雷码编码的并行电路设计芯片的面积，同时有效降低芯片功耗，满足应用需求。

【技术实现步骤摘要】

本专利技术涉及ー种格雷码编码设计电路，尤其涉及ー种格雷码编码的并行设计电路。
技术介绍
在数字系统中只能识别0和1，各种数据要转换为ニ进制代码才能进行处理。格雷码(Gray码)又叫循环ニ进制码或反射ニ进制码，它是ー种无权码，采用绝对编码方式。典型格雷码是ー种具有反射特性和循环特性的单步自补码，它的循环、单步特性消除了随机取数时出现重大误差的可能，它的反射、自补特性使得求反非常方便。格雷码属于可靠性编码，是ー种错误最小化的编码方式。自然ニ进制码可以直接由数/模转换器转换成模拟信号。但在某些情况下，例如从十进制的3转换成4时ニ进制码的每一位都要变，使数字电路产生很大的尖峰电流脉沖。 格雷码则没有这ー缺点，它是ー种数字排序系统，其中的所有相邻整数在它们的数字表示中只有ー个数字不同。因此它在任意两个相邻的数之间转换时，只有一个数位发生变化，大大地減少了由一个状态到下一个状态时逻辑的混淆。另外由于最大数与最小数之间也仅一个数不同，故通常又叫格雷反射码或循环码。基于该特性，格雷码目前大量应用于数模转换以及异步FIFO等电路中。传统的格雷码编码采用查表的方式来实现的，随着格雷码编码位宽的增加，其所带来的资源开销越来越大，严重影响到芯片设计的面积及功耗。为能有效降低芯片面积和功耗，本专利技术g在提供ー种并行设计方法，降低芯片面积和功耗同时能满足电路需求。
技术实现思路
本专利技术目的提供一种格雷码编码的并行设计电路，采用多个异或运算单元组合实现电路设计。通过本专利技术提供的电路解决方案，能够有效降低格雷码编码的并行电路设计芯片的面积，同时有效降低芯片功耗，满足应用需求。一种格雷码编码的并行设计电路，由多个异或运算单元构成。异或运算单元用于进行异或运算，本专利技术提供的设计电路采用八个异或运算单元，输入位宽为8比持。八个异或运算模単元采样外部输入的八位数据，同时进行异或运算并产生运算结果。整个设计电路由各组合电路构成，并行传输的数据能够同时完成运算并输出結果。附图说明图I本专利技术提供的格雷码编码的并行设计电路结构图具体实施方案以下结合附图对本专利技术提供的格雷码编码的并行设计电路进行详细的描述。图I给出了格雷码编码的并行设计电路的基本结构图。如图I中所示，八个异或运算单元XOR分别为异或X0R0、异或X0R1、异或X0R2、异或X0R3、异或X0R4、异或X0R5、异或X0R6以及异或X0R7。由八个异或XOR运算单元采样外部输入的八位数据，同时进行异或运算并广生运算结果。把外部输入的并行数据din[7:0]分别按位输入到不同的异或XOR単元。其中，din表示din [7:0]中的第I位数据，din [I]表示din [7:0]中的第2位数据,din [2]表示din [7:0]中的第3位数据，din [3]表示din [7:0]中的第4位数据，din [4]表示din [7:0]中的第5位数据，din [5]表示din [7:0]中的第6位数据，din [6]表示din [7:0]中的第7位数据，din[7]表示din[7:0]中的第8位数据。通过与后一位输入数据进行异或运算，产 生出当前这一位的输出结果，并通过dout [7:0]输出。其中，dout表示dout[7:0]中的第I位数据，dout [I]表示dout [7:0]中的第2位数据，dout [2]表示dout [7:0]中的第3位数据，dout [3]表示dout [7:0]中的第4位数据，dout [4]表示dout [7:0]中的第5位数据，dout [5]表示dout [7:0]中的第6位数据，dout [6]表示dout [7:0]中的第7位数据，dout [7]表示dout [7:0]中的第8位数据。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种格雷码编码的并行设计电路，其特征在于所述电路由异或运算单元组合构成。2.如权利要求I所述的ー种格雷码编码的并行设计电路，其特征在于所述电路的异或运算单元为八个。3.如权利要求I所述的ー种格...

【专利技术属性】
技术研发人员：左耀华，
申请(专利权)人：上海华虹集成电路有限责任公司，
类型：发明
国别省市：