运算电路、编码电路以及解码电路制造技术

本发明专利技术涉及运算电路、编码电路以及解码电路。使运算处理高速化。存储器(M0～M15)对成为进行异或运算的单位的数据块进行保持，选择电路(2a～2p)接受选择信号，并基于选择信号来选择从存储器(M0～M15)读出的多个数据块中的、使用于异或运算的2个以上的数据块，XOR电路(3a～3o)(异或运算电路)进行基于由选择电路(2a～2p)选择出的2个以上的数据块的异或运算。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及运算电路、编码电路以及解码电路。
技术介绍
XOR(异或)运算例如在生成附加于发送数据的奇偶校验位时等进行。近年来，为了避免因在使用了TCP(TransmissionControlProtocol：传输控制协议)/IP(InternetProtocol：因特网互联协议)的通信时所产生的数据包丢失所造成的通信速度的降低，提出了RPS(RandomPacketStream：自动恢复接受放丢失的数据包的功能)技术。RPS技术是自动生成数据转送时消失的数据包的技术。在RPS技术中，为了生成使用于数据包恢复的编码数据(冗余数据)，利用发送装置多次进行固定的数据量的数据块间的XOR运算。专利文献1:日本特开平11－237997号公报专利文献2:日本特开2001－147827号公报专利文献3:特开平11－102301号公报然而，如基于RPS技术的编码处理那样，利用多个数据块的组合多次反复XOR运算的处理若利用软件进行则花费处理时间，被认为不能够应对通信速度的高速化发展的状况。鉴于此，可以考虑利用硬件进行XOR运算。然而，仅使软件硬件化，有可能不会带来运算的高速化。例如若反复将某个数据块间的XOR运算结果暂时储存于存储器，并在该结果与其它的数据块间进行XOR运算这样的处理，则在存储器的数据转送速度慢的情况下，导致处理时间变长。
技术实现思路
根据专利技术的一观点，提供一种运算电路，该运算电路具有：多个存储器，保持成为进行异或运算的单位的数据块；多个选择电路，接受选择信号，并基于上述选择信号来选择从上述多个存储器读出的多个上述数据块中的使用于异或运算的2个以上的数据块；以及1个或者多个异或运算电路，进行基于由上述多个选择电路选择出的上述2个以上的数据块的异或运算。另外，根据专利技术的一观点，提供一种编码电路，该编码电路具有：多个存储器，保持成为进行异或运算的单位的数据块；多个选择电路，接受选择信号，并基于上述选择信号来选择从上述多个存储器读出的多个上述数据块中的使用于异或运算的2个以上的数据块；以及1个或者多个异或运算电路，进行基于由上述多个选择电路选择出的上述2个以上的数据块的异或运算，生成编码数据。另外，根据专利技术的一观点，提供一种解码电路，该解码电路具有：多个存储器，保持成为进行异或运算的单位的编码数据即数据块；多个选择电路，接受选择信号，并基于上述选择信号来选择从上述多个存储器读出的多个上述数据块中的使用于异或运算的2个以上的数据块；1个或者多个异或运算电路，进行基于由上述多个选择电路选择出的上述2个以上的数据块的异或运算，生成解码数据。根据公开的运算电路、编码电路以及解码电路，能够使运算处理高速化。本专利技术的上述以及其它的目的、特征以及优点根据与表示作为本专利技术的例子而优选的实施方式的添加的附图相关的以下的说明变得更清楚。附图说明图1是表示根据第一实施方式的运算电路的一个例子的图。图2是对RPS编码处理的一个例子进行说明的图。图3是表示信息处理装置的一个例子的图。图4是对进行RPS编码处理的FPGA的一个例子进行说明的图。图5是表示根据第二实施方式的编码电路的一个例子的图。图6是表示控制电路的一个例子的图。图7是表示RPS编码矩阵的一个例子的图。图8是表示RPS编码处理的一个例子的流程的流程图。图9是说明针对通过RPS编码处理所得到的编码数据的解码处理的一个例子的图。图10是表示根据第二实施方式的解码电路的一个例子的图。图11是对接收编码矩阵的生成例进行说明的图。图12是表示生成的接收编码矩阵的一个例子的图。图13是表示解码向量的生成处理的一个例子的流程的流程图。图14是表示更新后的接收编码矩阵的一个例子的图。图15是表示矩阵ops的一个例子的图。图16是表示矩阵ops的列向量(解码向量)与通过该列向量所解码的数据块的关系的一个例子的图。图17是表示根据第二实施方式的编码电路的变形例的图(其1)。图18是表示根据第二实施方式的编码电路的变形例的图(其2)。图19是表示根据第二实施方式的编码电路的变形例的图(其3)。图20是对编码处理的一个例子的流程进行说明的图。具体实施方式以下，参照附图，对用于实施专利技术的方式进行说明。(第一实施方式)图1是表示根据第一实施方式的运算电路的一个例子的图。运算电路1例如是进行编码处理的编码电路或者进行解码处理的解码电路等。运算电路1具有存储器M0～M15、选择电路2a～2p、XOR电路3a～3o、被输入选择信号的输入端子P1、输出XOR运算结果的输出端子P2。此外，将电路元件间连接起来的信号线例如可以捆绑64位宽度等多个位。存储器M0～M15例如是RAM(RandomAccessMemory：随机存取存储器)，对成为进行XOR运算的单位的多个数据块进行保持。数据块例如是按照一定的数据尺寸分割编码对象数据而得的块。在图1的例子中，16个数据块分别被保持在存储器M01～M15的任意一个中。另外，存储器M0～M15分别将保持的数据块输出给选择电路2a～2p。选择电路2a～2p接受从输入端子P1输入的选择信号，并基于该选择信号来选择是否将保持在存储器M0～M15中的数据块使用于XOR运算。作为选择电路2a～2p，能够使用AND电路(逻辑和运算电路)。选择电路2a～2p并不限于AND电路，但通过使用AND电路，能够成为简单的电路。以下，对选择电路2a～2p为AND电路的情况进行说明。选择电路2a～2p进行存储器M0～M15输出的数据块和16位的选择信号的AND运算，并将其运算结果输出给XOR电路3a～3h。此时，根据从输入端子P1输入的16位的选择信号的成为“1”的位，从选择电路2a～2p输出保持在存储器M0～M15中的多个数据块的一个或者多个。在图1的上侧，假定运算电路1进行基于RPS技术的编码处理(以下称为RPS编码处理)的情况，示出RPS编码矩阵的一个例子。RPS编码矩阵被存储在未图示的存储部中，作为选择信号，16位的列向量按顺序被输入至输入端子P1。图1的RPS编码矩阵是16行30列的矩阵。列向量中的行与存储器M0～M15对应。换句话说，在列向量中的某行的值为“1”时，保持在与该行对应的存储器中的数据块被使用于XOR运算。例如列编号为17的列向量从输入端子P1被输入的情况下，存储在与第1、第3、第5～第13、第15行对应的存储器M0、M2、M4、…、M12、M14中的数据块从选择电路2a、2c、2e、…、2m、2o输出。另外，在列编号为25的列向量从输入端子P1被输入的情况下，保持在与第2、第4、…、第12、第14、第16行对应的存储器M1、M3、…、M11、M13、M15中的数据块从选择电路2b、2d、…、2l、2n、2p输出。XOR电路3a～3o进行基于由选择电路2a～2p选择出的数据块的XOR运算。XOR运算结果从输出端子P2输出。XOR电路3a的2个输入端子与选择电路2a、2b的输出端子连接，XOR电路3b的2个输入端子与选择电路2c、2d的输出端子连接。另外，XOR电路3c的2个输入端子与选择电路2e、2f的输出端子连接，XOR电路3d的2个输入端子与选择电路2g、2h的输出端子连接。另外，XOR电路3e的2个输入端子与选择电路2i、2j的输出端子连接，XOR电本文档来自技高网...

【技术保护点】
一种运算电路，其特征在于，具有：多个存储器，保持成为进行异或运算的单位的数据块；多个选择电路，接受选择信号，并基于所述选择信号来选择从所述多个存储器读出的多个所述数据块中的使用于异或运算的2个以上的数据块；以及1个或者多个异或运算电路，进行基于由所述多个选择电路选择出的所述2个以上的数据块的异或运算。

【技术特征摘要】
【国外来华专利技术】1.一种运算电路，其特征在于，具有：多个存储器，保持成为进行异或运算的单位的数据块；多个选择电路，接受选择信号，并基于所述选择信号来选择从所述多个存储器读出的多个所述数据块中的使用于异或运算的2个以上的数据块；以及1个或者多个异或运算电路，进行基于由所述多个选择电路选择出的所述2个以上的数据块的异或运算。2.根据权利要求1所述的运算电路，其特征在于，所述多个选择电路的每一个选择电路是逻辑和运算电路，所述逻辑和运算电路的第一输入端子被输入保持在所述多个存储器中的多个所述数据块的任意一个，所述逻辑和运算电路的第二输入端子被输入所述选择信号，所述逻辑和运算电路基于所述选择信号的值来选择是否输出被输入至所述第一输入端子的数据块。3.根据权利要求1或者2所述的运算电路，其特征在于，在所述多个存储器的每一个存储器与所述多个选择电路的每一个选择电路之间连接有寄存器，所述寄存器保持所述数据块，并对所保持的所述数据块的输出时机进行调...

【专利技术属性】
技术研发人员：富田宪范，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：日本;JP