一种U形沟槽的功率器件及其制造方法技术

本发明专利技术属于半导体功率器件技术领域，特别是涉及一种U形沟槽的功率器件及其制造方法。本发明专利技术的U形沟槽的功率器件是在漏区之上的漂移区内设有电荷补偿区，该电荷补偿区与漂移区之间形成超结结构，能够提高功率器件的击穿电压，即在不降低功率器件击穿电压的条件下，提高硅外延层的掺杂浓度、降低导通电阻；同时，本发明专利技术在位于该电荷补偿区之上的U形沟槽的底部设有一个小的凹槽，使得场氧化应力过渡区得到延长，以大大降低场氧化应力造成的漏电流和提高器件的可靠性。本发明专利技术通过自对准工艺形成电荷补偿区和U形沟槽底部的凹槽，工艺过程简单，易于控制，特别适用于20V至1000V的U形沟槽的功率器件的制造。

【技术实现步骤摘要】
【专利摘要】本专利技术属于半导体功率器件
，特别是涉及一种U形沟槽的功率器件及其制造方法。本专利技术的U形沟槽的功率器件是在漏区之上的漂移区内设有电荷补偿区，该电荷补偿区与漂移区之间形成超结结构，能够提高功率器件的击穿电压，即在不降低功率器件击穿电压的条件下，提高硅外延层的掺杂浓度、降低导通电阻；同时，本专利技术在位于该电荷补偿区之上的U形沟槽的底部设有一个小的凹槽，使得场氧化应力过渡区得到延长，以大大降低场氧化应力造成的漏电流和提高器件的可靠性。本专利技术通过自对准工艺形成电荷补偿区和U形沟槽底部的凹槽，工艺过程简单，易于控制，特别适用于20V至1000V的U形沟槽的功率器件的制造。【专利说明】一种U形沟槽的功率器件及其制造方法
本专利技术属于半导体功率器件
，特别是涉及一种U形沟槽的功率器件及其 制造方法。
技术介绍
随着现代微电子技术的不断深入发展，功率M0S晶体管以其输入阻抗高、低损耗、 开关速度快、无二次击穿、安全工作区宽、动态性能好、易与前极耦合实现大电流化、转换效 率高等优点，逐渐替代双极型器件成为当今半导体功率器件发展的主流。常用的半导体功 率器件主要有平面扩散型M0S晶体管和沟槽型M0S晶体管等类型。以沟槽型M0S晶体管为 例，该器件因采用了垂直沟道结构，其面积比平面扩散型M0S晶体管要小很多，所以其电流 密度有很大的提高。 公知的沟槽型功率器件的剖面结构如图1所示,在整个U形沟槽（13)的表面形 成有厚度均匀的栅氧化层（15、16)，该结构的沟槽型功率器件为提高开关频率需要增加栅 氧化层厚度以降低栅氧电容，然而栅氧化层厚度增加会提高器件工作电压。为解决上述问 题，国际专利申请PCT/US2002/028067公开的"带有自对准源极和接触的沟槽型场效应晶 体管"方案中提出了一种U形沟槽的功率器件，其剖面结构如图2所示，该结构是在U形沟 槽的底部形成比栅氧化层的厚度更厚的场氧化层，使得器件具有较低的栅氧电容，以提升 开关频率。但该结构的U形沟槽的功率器件还存在以下明显不足：一是受击穿电压的限制， 其硅外延层的掺杂浓度较低，增大了其导通电阻，影响了 U形沟槽功率器件的性能；二是U 形沟槽底部的厚场氧化层和沟道区薄栅氧化层之间的过渡区过小，使得底部场氧化应力增 大，导致发生漏电流及可靠性问题。
技术实现思路
本专利技术的目的是为克服现有技术的不足而提供一种U形沟槽的功率器件及其制 造方法，本专利技术一方面通过在功率器件漏区之上的漂移区内形成电荷补偿区，形成超结结 构来提高功率器件的击穿电压，可在不影响击穿电压的前提下，提高硅外延层的掺杂浓度、 降低导通电阻；另一方面通过在U形沟槽的底部预置一个小的凹槽，再进行场氧化层的氧 化，使得场氧化的应力过渡区得到延长，以大大降低氧化应力造成的漏电流和提高器件的 可靠性。 根据本专利技术提出的一种U形沟槽的功率器件，它包括： 半导体衬底底部的第一掺杂类型的漏区，以及位于所述漏区之上的半导体衬底内的第 一种掺杂类型的漂移区； 其特征在于还包括： 在所述漂移区内设有第二种掺杂类型的电荷补偿区，该电荷补偿区与所述漂移区之间 设有超结结构； 在所述电荷补偿区之上的半导体衬底内设有U形沟槽，该U形沟槽的底部延伸进入所 述漂移区； 在所述U形沟槽侧壁两侧的半导体衬底内分别设有第二种掺杂类型的沟道区，在该U 形沟槽侧壁的两个侧面上分别设有覆盖该沟道区的栅氧化层、以及在该U形沟槽底部设有 场氧化层，该场氧化层的两侧呈鸟嘴形状； 在所述U形沟槽内设有覆盖所述栅氧化层和场氧化层的多晶硅栅极； 在所述半导体衬底内的两个沟道区之上分别设有第一种掺杂类型的源区。 本专利技术提出的一种U形沟槽的功率器件的进一步优化方案是： 本专利技术所述U形沟槽底部设有一个开口宽度小于该U形沟槽开口宽度的凹槽，该凹槽 的深度为10-100纳米，所述场氧化层填满该凹槽。 本专利技术所述第一种掺杂类型为η型掺杂，则所述第二种掺杂类型为p型掺杂；或所 述第一种掺杂类型为Ρ型掺杂，则所述第二种掺杂类型为η型掺杂。 本专利技术所述场氧化层的厚度大于所述栅氧化层的厚度。 基于上述本专利技术提出的一种U形沟槽的功率器件的制造方法，它包括起始步骤： (I) 在所述第一种掺杂类型的漏区之上外延形成第一种掺杂类型的娃外延层； (2 )在所述硅外延层的表面形成硬掩膜层，之后进行光刻和刻蚀在所述硅外延层内形 成U形沟槽； (3) 在所述U形沟槽的表面依次形成第一层绝缘薄膜和第二层绝缘薄膜； 其特征在于还包括以下继续步骤： (4) 进行离子注入，在所述U形沟槽底部的硅外延层内形成第二种掺杂类型的电荷补 偿区； (5) 通过各向异性的刻蚀方法刻蚀掉U形沟槽底部的所述第二层绝缘薄膜； (6) 刻蚀掉暴露的U形沟槽底部的所述第一层绝缘薄膜，并继续在U形沟槽的底部进行 10-100纳米厚度的硅外延层的刻蚀； (7) 通过氧化工艺在所述U形沟槽的底部形成场氧化层； (8) 完全刻蚀掉所述第二层绝缘薄膜、暴露的第一层绝缘薄膜和硬掩膜层； (9) 进行热氧化，在所述U形沟槽的两个侧壁上分别形成栅氧化层，该栅氧化层厚度小 于该U形沟槽底部形成的场氧化层厚度； (10) 进行多晶硅淀积和各向同性刻蚀，在所述U形沟槽内形成覆盖所述场氧化层和栅 氧化层的多晶硅栅极，该多晶硅栅极顶部低于所述硅外延层的上表面； (II) 进行离子注入，在所述硅外延层内形成第二种掺杂类型的沟道区； (12)进行源区光刻和离子注入，在沟道区之上形成第一种掺杂类型的源区。 本专利技术提出的一种U形沟槽的功率器件的制造方法的进一步优选方案是： 本专利技术所述的步骤（4)可在步骤（5)或步骤（6)之后进行。 本专利技术所述第一层绝缘薄膜的材质为氧化硅。 本专利技术所述第二层绝缘薄膜的材质为氮化硅或氮氧化硅。 本专利技术步骤（11)所述离子注入可在步骤（1)之后进行，在整个硅外延层的顶部由 离子注入形成掺杂区。 本专利技术所述步骤（6)为备选步骤。 本专利技术与现有技术相比其显著优点在于：第一，本专利技术的U形沟槽的功率器件是 在漏区之上的漂移区内形成电荷补偿区，从而在电荷补偿区与漂移区之间形成超结结构， 它能够提高功率器件的击穿电压，即在不改变功率器件击穿电压的条件下，提高硅外延层 的掺杂浓度、降低导通电阻；第二，本专利技术在U形凹槽的底部设置一个小的凹槽，使得场氧 化应力过渡区得到延长，很好地解决了场氧化应力造成的漏电流问题和提高了器件的可靠 性；第三，本专利技术通过自对准工艺形成电荷补偿区和U形沟槽底部的凹槽，工艺过程简单， 易于控制，特别适用于20V至1000V的U形沟槽的功率器件的制造。 【专利附图】【附图说明】 图1是现有技术的一种U形沟槽的功率器件的剖面结构示意图。 图2是现有技术的另一种U形沟槽的功率器件的剖面结构示意图。 图3是本专利技术的一种U形沟槽的功率器件的一个实施例的剖面结构示意图。 图4是仿真得到的本专利技术的一种U形沟槽的功率器件与传统结构的U形沟槽的功 率器件的导通电流的比较曲线示意图。 图5至图11是本专利技术的一种U形沟槽的功率器件的制造方法的一个实施例的工 艺流程示意图。 图12和图本文档来自技高网...

【技术保护点】
一种U形沟槽的功率器件，它包括：半导体衬底底部的第一掺杂类型的漏区，以及位于所述漏区之上的半导体衬底内的第一种掺杂类型的漂移区；其特征在于还包括：在所述漂移区内设有第二种掺杂类型的电荷补偿区，该电荷补偿区与所述漂移区之间设有超结结构；在所述电荷补偿区之上的半导体衬底内设有U形沟槽，该U形沟槽的底部延伸进入所述漂移区；在所述U形沟槽侧壁两侧的半导体衬底内分别设有第二种掺杂类型的沟道区，在该U形沟槽的两个侧壁上分别设有覆盖该沟道区的栅氧化层、以及在该U形沟槽底部设有场氧化层，该场氧化层的两侧呈鸟嘴形状；在所述U形沟槽内设有覆盖所述栅氧化层和场氧化层的多晶硅栅极；在所述半导体衬底内的两个沟道区之上分别设有第一种掺杂类型的源区。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘伟，林曦，王鹏飞，龚轶，
申请(专利权)人：苏州东微半导体有限公司，
类型：发明
国别省市：江苏;32