本发明专利技术提供了一种引线框架的宝塔式IC芯片堆叠封装件及其生产方法，封装件包括引线框架载体、内引脚和外引脚，引线框架载体上封装有塑封体，引线框架载体上、从下往上粘贴有外形尺寸依次减小的至少三层IC芯片，相邻两层IC芯片之间压焊有键合线，每层IC芯片与内引脚之间也压焊有键合线。先对晶圆减薄、划片，当相邻两芯片的尺寸差小于1.2mm时，分别上芯、烘烤和压焊；当相邻两芯片的尺寸等于或大于1.2mm时，全部上芯后一次烘烤、压焊，再经塑封、后固化和后续工序制得引线框架的宝塔式IC芯片堆叠封装件。该封装件减少了不同线环形层之间的间隙，降低了较低层的引线键合环形高度，避免不同环形层之间的线短路。
【技术实现步骤摘要】
一种引线框架的宝塔式1C芯片堆叠封装件及其生产方法
本专利技术属于电子信息自动化元器件制造
，涉及一种1C芯片堆叠封装件， 尤其涉及一种引线框架的宝塔式1C芯片堆叠封装件；本专利技术还涉及一种该封装件的生产 方法。
技术介绍
随着微型化以及性能提升趋势的不断发展，设计人员不断寻求在尽可能小的空间 内获得尽可能高的电气功能和性能。在这一过程中存在的两个关键限制因素通常是集成 度和I/O引脚限制。芯片空间和连接限制可从两个不同的层次来解决：第一种方法是通过 片芯（或称裸片）层次的工艺尺度缩小来实现更高的集成度；第二种方法是通过堆叠多个 芯片，即堆叠式封装或堆叠式电路板来实现更高的集成度。在现有芯片制造技术的基础上， 芯片堆叠方式是利用现有技术获得下一代存储器密度的首选方法，并且可以实现不同类型 (如数字、模拟、逻辑等）芯片间堆叠封装，实现系统性功能。 随着芯片、晶圆和封装水平的提高，在叠层封装中，低外形丝焊技术(或宝塔式丝 焊技术）高度限制及叠层技术构形增加的复杂性对在叠层芯片应用中的丝焊技术提出了一 些特殊的挑战。当芯片厚度减小时，不同线环形层之间的间隙相应减少。需要降低较低层 的引线键合环形高度，以避免不同的环形层之间的线短路。环形顶层也需要保持低位，以便 消除在模塑化合物外部暴露出焊线的现象。器件最大的环形高度，不应高于保持环形层之 间最佳缝隙的芯片厚度。另外，模塑技术叠层芯片封装中线密度和线长度的增加，使模塑叠 层封装比传统的单芯片封装更加困难。不同层的引线键合的环形，受到变化的各种的牵引 力的影响，可形成焊线偏差的各种改变，从而增加了焊线短路的可能性。
技术实现思路
为了克服上述现有技术中存在的问题，本专利技术的目的是提供一种引线框架的宝塔 式1C芯片堆叠封装件，不仅能堆叠封装厚度尺寸较小的芯片，实现相应的功能，而且能保 证焊线之间不短路，解决了现有技术中存在的问题。 本专利技术的另一目的是提供一种上述堆叠封装件的生产方法。 为实现上述目的，本专利技术所采用的技术方案是：一种引线框架的宝塔式1C芯片堆 叠封装件，包括引线框架载体、内引脚和外引脚，引线框架载体上封装有塑封体，引线框架 载体上、从下往上粘贴有外形尺寸依次减小的至少三层1C芯片，相邻两层1C芯片之间压焊 有键合线，每层1C芯片与内引脚之间也压焊有键合线。 本专利技术所采用的另一技术方案是：一种生产上述引线框架的宝塔式1C芯片堆叠 封装件的方法： a.晶圆减薄 粗磨范围从原始晶圆片厚度到最终晶圆厚度+65ΜΠ 1+胶膜厚度，粗磨时：3层堆叠封 装所用晶圆的粗磨速度70?12〇Mm/min,3层以上堆叠封装所用晶圆的粗磨速度5〇Mm? 100Mm/min ;细磨范围从最终晶圆厚度+65Mm+胶膜厚度到最终晶圆片厚度+胶膜厚度 +15Mm，细磨时：3层堆叠封装所用晶圆的细磨速度13?16Mm/min，3层以上堆叠封装所用 晶圆的细磨速度l〇Mm?13Mm/min ;抛光范围从最终晶圆厚度+胶膜厚度+15Mm到最终晶圆 厚度+胶膜厚度；3层堆叠封装所用芯片最终厚度为lOOMffl?120Mm，4层?5层堆叠封装 所用芯片最终厚度为50Mm?75Mm，5层以上堆叠封装所用芯片最终厚度为35Mm?50Mm ; b. 划片 对减薄后的晶圆划片，划片时应用防碎片技术，并控制进刀速度< 5?8mm/min，预防 裂纹和碎片； c. 上芯、烘烤、压焊 当下层1C芯片和上层1C芯片外形尺寸差小于1. 2mm时，多层1C芯片分别上芯、烘烤 和压焊；即：上芯时，第一层1C芯片与引线框架载体之间采用导电胶或绝缘胶，相邻两层1C 芯片之间使用绝缘胶或胶膜片；烘烤时所用的烘烤工艺和烘烤设备与普通同封装形式上芯 后的烘烤工艺和烘烤设备相同，但采用绝缘胶作为粘贴材料时，烘烤温度是175°C ;采用胶 膜片作为粘贴材料时，烤温度是150°C ;每粘贴一层1C芯片并烘烤后，均需压焊该层1C芯 片与内引脚之间的键合线和与该层1C芯片相邻的下层1C芯片之间的键合线； 当下层1C芯片和上层1C芯片尺寸差大于或等于1. 2 mm时，多层1C芯片分别上芯 后，一次烘烤和压焊；上芯时，第一层1C芯片与引线框架载体之间采用导电胶或绝缘胶， 相邻两层1C芯片之间使用绝缘胶或胶膜片；烘烤时所用的烘烤工艺和烘烤设备与普通同 封装形式上芯后的烘烤工艺和烘烤设备相同，但采用绝缘胶作为粘贴材料时，烘烤温度是 175°C ;采用胶膜片作为粘贴材料时，烤温度是150°C ;烘烤后，先从上往下依次压焊相邻两 层最1C芯片之间的键合线，然后从下往上依次压焊1C芯片与内引脚之间的键合线； 压焊后，最上层键合线的弧1?为llOMffl?13〇Mm，其余每层键合线的弧1?为9〇Mm? ιιομιπ ； d. 塑封及后固化 采用膨胀系数al < 1、吸水率<0. 25%的环保型材料，应用多段注塑模型软件和防翘曲 模型软件进行塑封，采用普通引线框架单芯片封装的后固化设备和工艺进行后固化； e. 切中筋、电镀、打印、成形分离、测试、检测、包装、入库 采用与本封装形式同引脚封装件相同的设备和工艺切中筋、电镀、打印、成形分离、测 试、检测、包装、入库，制得引线框架的宝塔式1C芯片堆叠封装件。 本专利技术封装件采用宝塔式堆叠的1C芯片，减少了不同线环形层之间的间隙，降低 了较低层的引线键合环形高度，避免不同环形层之间的线短路；环形顶层也保持低位，消除 了模塑化合物外部暴露出焊线的现象。器件最大的环形高度，不高于保持环形层之间最佳 缝隙的芯片厚度，降低了焊线短路的可能性。 【附图说明】 图1为本专利技术宝塔式1C芯片堆叠封装件中3层芯片堆叠封装第一种实施例的结 构示意图。 图2为本专利技术宝塔式1C芯片堆叠封装件中3层芯片堆叠封装的第二种实施例的 结构示意图。 图3为本专利技术宝塔式1C芯片堆叠封装件中4层芯片堆叠封装第一种实施例的结 构示意图。 图4为本专利技术宝塔式1C芯片堆叠封装件中4层芯片堆叠封装第二种实施例的结 构示意图。 图5为本专利技术宝塔式1C芯片堆叠封装件中5层芯片堆叠封装第一种实施例的结 构示意图。 图6为本专利技术宝塔式1C芯片堆叠封装件中5层芯片堆叠封装第二种实施例的结 构示意图。 图7为本专利技术宝塔式1C芯片堆叠封装件中5层芯片堆叠封装第一种实施例的结 构示意图。 图8为本专利技术宝塔式1C芯片堆叠封装件中5层以上宝塔式堆叠封装第二种实施 例的结构示意图。 图中：1.引线框架载体，2.第一粘片，3.第一 1C芯片，4.第二粘片，5.第二1C芯 片，6.第一键合线，7.内引脚，8.第二键合线，9.第三键合线，10.第四键合线，11.第三1C 芯片，12.第三粘片，13.第五键合线，14.塑封体，15.外引脚，16.第四1C芯片，17.第四粘 片，18.第六键合线，19.第七键合线，20.第五1C芯片，21.第五粘片胶，22.第八键合线， 23.第九键合线，a.相邻两层芯片同方向侧壁之间的距离。 【具体实施方式】 下面结合附图和【具体实施方式】对本专利技术进行详细说明。 本专利技术多层宝塔式1C芯片堆叠封装装件有3层宝塔式1本文档来自技高网...
【技术保护点】
一种引线框架的宝塔式IC芯片堆叠封装件，包括引线框架载体（1）内引脚（7）和外引脚（15），引线框架载体（1）上封装有塑封体（14），其特征在于，引线框架载体（1）上、从下往上粘贴有外形尺寸依次减小的至少三层IC芯片，相邻两层IC芯片之间压焊有键合线，每层IC芯片与内引脚（7）之间也压焊有键合线。
【技术特征摘要】
1. 一种引线框架的宝塔式1C芯片堆叠封装件，包括引线框架载体（1)内引脚（7)和外 引脚（15)，引线框架载体（1)上封装有塑封体（14)，其特征在于，引线框架载体（1)上、从下 往上粘贴有外形尺寸依次减小的至少三层1C芯片，相邻两层1C芯片之间压焊有键合线，每 层1C芯片与内引脚（7)之间也压焊有键合线。2. 如权利要求1所述的引线框架的宝塔式1C芯片堆叠封装件，其特征在于，所述最上 层键合线的弧高为llOMm?130Mm，其余每层键合线的弧高为90Mm?llOMm。3. 如权利要求1所述的引线框架的宝塔式1C芯片堆叠封装件，其特征在于，所述引线 框架载体（1)的底面位于塑封体（14)内或者引线框架载体（1)的底面露出塑封体（14)外。4. 一种权利要求1所述引线框架的宝塔式1C芯片堆叠封装件的生产方法，其特征在 于，该方法具体按以下步骤进行： a. 晶圆减薄 粗磨范围从原始晶圆片厚度到最终晶圆厚度+65ΜΠ 1+胶膜厚度，粗磨时：3层堆叠封 装所用晶圆的粗磨速度70?12〇Mm/min,3层以上堆叠封装所用晶圆的粗磨速度5〇Mm? 100Mm/min ;细磨范围从最终晶圆厚度+65Mm+胶膜厚度到最终晶圆片厚度+胶膜厚度 +15Mm，细磨时：3层堆叠封装所用晶圆的细磨速度13?16Mm/min，3层以上堆叠封装所用 晶圆的细磨速度l〇Mm?13Mm/min ;抛光范围从最终晶圆厚度+胶膜厚度+15Mm到最终晶圆 厚度+胶膜厚度；3层堆叠封装所用芯片最终厚度为lOOMffl?120Mm，4层?5层堆叠封装 所用芯片最终厚度为50Mm?75Mm，5层以上堆叠封装所用芯片最终厚度为35Mm?50Mm ; b. 划片 对减薄后的晶圆划片，划片时应用防碎片技术，并控制进刀速度< 5?8mm/min，预防 裂纹和碎片；...
【专利技术属性】
技术研发人员：李习周，慕蔚，朱文辉，张易勒，郭小伟，
申请(专利权)人：天水华天科技股份有限公司，华天科技西安有限公司，
类型：发明
国别省市：甘肃;62
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