本发明专利技术提供一种半导体装置，能够抑制阈值电压随时间变化而下降，并且能够防止铝布线引起的绝缘膜的腐蚀或铝尖峰引起的栅极源极间的短路。半导体装置的MOSFET单元具有多晶硅的栅极电极(6)以及在n-漂移层(2)的上部形成的n+源极区域(4)。栅极电极(6)上被层间绝缘膜(7)覆盖，Al的源极电极(101)在层间绝缘膜(7)上延伸。此外，在栅极电极(6)上连接有Al的栅极焊盘(102)。在源极电极(101)和层间绝缘膜(7)之间以及栅极焊盘(102)和栅极电极(6)之间分别配设有抑制Al的扩散的阻挡金属层(99)。
【技术实现步骤摘要】
半导体装置 本申请是申请日为2011年11月25、申请号为201110380365. 8、专利技术创造名称为 半导体装置的申请的分案申请。
本专利技术涉及一种半导体装置，特别涉及具有晶体管单元的半导体装置，该晶体管 单元具有多晶硅的栅极电极和含有铝的布线。
技术介绍
作为能够实现高耐压、低损失以及高耐热性的下一代的开关元件，使用碳化硅 (SiC)形成的半导体兀件（MOSFET(Metaloxidesemicon ductorfieldeffecttransistor) 或IGBT(InsulatedGateBipolarTransistor)等）有望受到重视，并且，期待应用于变换器 (inverter)等功率半导体装置。 在以往的使用了 SiC的MOSFET(SiC-MOSFET)中，一般具有如下结构：在源极区域 上形成用于获得欧姆接触的硅化物层，在其上使铝（A1)的源极电极成膜（例如，下述的专 利文献1)。在专利文献1中，公开了 Ti的金属层介于源极区域的硅化物层和铝的源极电极 之间的结构，并示出了该金属层作为抑制A1的扩散的阻挡金属发挥功能的情况。 专利文献1 :日本特开2009-194127号公报。 在以往的 SiC-MOSFET 中存在如下问题：通过HTGB (HighTemperatureGateBias)实 验等的在栅极源极间连续施加电压的可靠性实验，栅极源极间的阈值电压（VGSth)随时间 下降。 若阈值电压下降，则M0SFET的传输特性（输入输出比）变大，所以，在实际使用时 过电流流过，有可能引起该M0SFET的破坏。此外，接通（turnon)时的开关速度也变快，所 以，在具有多个M0SFET单元的半导体芯片中，也存在由于M0SFET单元的动作变得不均一 而导致产生破坏的情况。即使在实验时电特性没有问题，长期在栅极源极间施加电压应力 (voltagestress)的结果是，阈值电压下降，有可能引起与上述同样的问题。 此外，SiC器件在高温下也能获得良好的电特性，所以，也期待在高温条件下的有 效利用。但是，在高温条件下，源极电极所使用的A1腐蚀确保栅极源极间的绝缘的层间绝 缘膜、或者产生向构成栅极布线的多晶硅内侵入的铝尖峰（Alspike) ，存在引起栅极源极 间的短路的情况。
技术实现思路
本专利技术是为了解决上述课题而提出的，其目的在于提供一种能够抑制阈值电压随 时间变化而下降并且能够防止铝布线导致的绝缘膜的腐蚀或铝尖峰引起的栅极源极间的 短路的半导体装置。 本专利技术的半导体装置具有：主晶体管单元，包括在半导体层上配设的多晶硅的栅 极电极以及在所述半导体层的上部形成的杂质区域即源极区域；层间绝缘膜，覆盖所述栅 极电极上；含有铝的源极电极，与所述源极区域连接并且在所述层间绝缘膜上延伸；含有 铝的栅极焊盘，与所述栅极电极连接；阻挡金属层，分别介于所述源极电极与所述层间绝缘 膜之间以及所述栅极焊盘与所述栅极电极之间，抑制铝的扩散。 使抑制铝的扩散的阻挡金属层介于源极电极与层间绝缘膜之间以及栅极焊盘与 栅极电极之间，从而抑制由晶体管的栅极电极的电压应力而引起的阈值电压的下降。因此， M0SFET能够提高动作的稳定性。此外，即使在高温条件下也能够防止因源极电极以及栅极 焊盘中所含有的A1而腐蚀层间绝缘膜或在多晶硅的栅极中产生铝尖峰，能够抑制栅极源 极间的短路的发生。 【附图说明】 图1是具有第一实施方式的半导体装置的半导体芯片的俯视图。 图2是第一实施方式的半导体芯片的M0SFET单元部以及栅极焊盘区域的剖视图。 图3是表示HTGB负性实验（negative HTGB test)时间和M0SFET的阈值电压的 变化量的关系的图。 图4是表示Ti的阻挡金属层的厚度和M0SFET的阈值电压的变化量的关系的图。 图5是表示TiN的阻挡金属层的厚度和M0SFET的阈值电压的变化量的关系的图。 图6是具有第二实施方式的半导体装置的半导体芯片的俯视图。 图7是第二实施方式的半导体装置的电流感应单元（current sensing cell)部 的剖视图。 图8是表示Ti的阻挡金属层的厚度和M0SFET的阈值电压的变化量的关系的图。 图9是表示TiSi的阻挡金属层的厚度和M0SFET的阈值电压的变化量的关系的 图。 图10是第五实施方式的半导体芯片的M0SFET单元部以及栅极焊盘区域的剖视 图。 图11是表示HTGB负性实验时间和M0SFET的阈值电压的变化量的关系的图。 图12是第六实施方式的半导体芯片的M0SFET单元部以及栅极焊盘区域的剖视 图。 图13是表示HTGB负性实验时间和M0SFET的阈值电压的变化量的关系的图。 图14是具有第七实施方式的半导体装置的半导体芯片的俯视图。 图15是第七实施方式的半导体装置的温度感应二极管（temperature sensing diode)部的剖视图。 其中，附图标记说明如下： ln+缓冲层、2n_漂移层、3p基极区域、4n+源极区域、5栅极绝缘膜、6栅极电极、7 层间绝缘膜、8硅化物层、9阻挡金属层、10漏极电极、13p+接触层、14场氧化膜、100M0SFET 芯片、101源极电极、102栅极焊盘、103场限环、110电流感应单元、111电流感应电极、 91TiSi层、92Ti层、93TiN层、94Ti层、120温度感应二极管、121阳极电极、122阴极电极、11 硅氧化膜、123p型多晶硅、124η型多晶硅。 【具体实施方式】 〈第一实施方式〉 图1是具有本专利技术的第一实施方式的半导体装置的半导体芯片的俯视图。在这 里，作为半导体装置的一例，示出SiC-MOSFET。在搭载有该M0SFET的M0SFET芯片100的上 表面配设有源极电极101和与栅极电极连接的栅极焊盘102。此外，在M0SFET芯片100的 外周部设置有场限环（fieldlimitingring) 103作为末端结构。 图2是M0SFET芯片100的剖视图，图2(a)示出M0SFET单元部的剖面（沿图1的 A-A线的剖面），图2 (b)示出栅极焊盘部的剖面（沿图1的B-B线的剖面）。在M0SFET芯 片100上并排地设置有多个图2 (a)所示的结构的单元，各单元的栅极电极连接到栅极焊盘 102。 该M0SFET是使用成为n+缓冲层1的SiC基板和在其上由成为η-漂移层2的外 延生长层构成的外延基板形成的。如图2那样，在η-漂移层2的上部形成有ρ基极区域3， 在其表面部分形成有η+源极区域4以及ρ+接触层13。在外延生长层的上表面，以横跨在 η+源极区域4、ρ基极区域3以及与其相邻的η-漂移层2上的方式形成有热氧化膜的栅极 绝缘膜5,在其上配设有多晶硅的栅极电极6。 在栅极电极6上形成有TEOS(TetraethylOrthosilicate)等的层间绝缘膜7。其 中，如图2 (a)那样，在n+源极区域4以及ρ基极区域3的一部分（没有形成栅极电极6的 部分），层间绝缘膜7被除去，在该部分形成有与n+源极区域4以及ρ基极区域3的p+接 触本文档来自技高网...
【技术保护点】
一种碳化硅半导体装置，其中，具有：碳化硅衬底；由碳化硅构成的漂移层，其形成在所述碳化硅衬底上；栅极绝缘膜，其配置在所述漂移层上；多晶硅的栅极电极，其形成在所述栅极绝缘膜上；源极区域，其为杂质区域，形成在所述漂移层的上部；层间绝缘膜，其覆盖在所述栅极电极上；含有铝的源极电极，其与所述源极区域连接，并且在所述层间绝缘膜上延伸；含有铝的栅极焊盘，其与所述栅极电极连接；以及阻挡金属层，其分别介于所述源极电极与所述层间绝缘膜之间以及所述栅极焊盘与所述栅极电极之间，抑制铝的扩散。
【技术特征摘要】
2010.11.25 JP 2010-262120;2011.10.24 JP 2011-232661. 一种碳化硅半导体装置，其中，具有： 碳化娃衬底； 由碳化硅构成的漂移层，其形成在所述碳化硅衬底上； 栅极绝缘膜，其配置在所述漂移层上； 多晶硅的栅极电极，其形成在所述栅极绝缘膜上； 源极区域，其为杂质区域，形成在所述漂移层的上部； 层间绝缘膜，其覆盖在所述栅极电极上； 含有铝的源极电极，其与所述源极区域连接，并且在所述层间绝缘膜上延伸； 含有铝的栅极焊盘，其与所述栅极电极连接；以及 阻挡金属层，其分别介于所述源极电极与所述层间绝缘膜之间以及所述栅极焊盘与所 述栅极电极之间，抑制铝的扩散。2. 根据权利要求1所述的碳化硅半导体装置，其中， 所述阻挡金属层至少含有Ti。3. 根据...
【专利技术属性】
技术研发人员：末川英介，折附泰典，樽井阳一郎，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本;JP
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