电路和方法技术

本发明专利技术的实施例创建具有数字至时间变换器的电路，其具有用于接收高频信号的高频输入、用于接收第一数字信号的数字输入以及用于供应HF信号的按时间顺序延迟的版本的高频输出。另外，该电路具有用于供应高频信号的振荡器装置，其具有用于调整高频信号的频率的锁相环。数字至时间变换器被设计成基于在其数字输入处接收的第一数字信号来使所接收的高频信号按时间顺序延迟。

【技术实现步骤摘要】
【国外来华专利技术】
[0001 ] 本专利技术的实施例创建例如可以使用在极性调制器中的电路。本专利技术的另外的实施例创建例如可以用于极性调制的目的的方法。
技术介绍
通过极性调制或RFDAC发射器架构来生成较高调制带宽的技术复杂度非常高。这尤其如此，因为有必要在DCO (数控振荡器)的调制点处生成非常小的频率步长(由于所需精度-EVM)以及大频率步长(由于调制宽度+频率容差)二者。另外，在具有多个发射器的已知系统中，当使用DCO-调制的极性调制器时，对于每个信道必须使用单独、独立的DC0。
技术实现思路
本专利技术的实施例创建具有数字至时间变换器的电路，其具有用于接收高频信号的高频输入、用于接收第一数字信号的数字输入以及用于供应高频信号的按时间顺序延迟的版本的高频输出。另外，该电路具有用于供应高频信号的振荡器装置，其具有用于调整高频信号的频率的锁相环。数字至时间变换器被设计成基于在其数字输入处接收的第一数字信号而使在其高频输入处接收的高频信号按时间顺序延迟。在下文中，高频也可以缩写为HF。【附图说明】以下参考附图来描述本专利技术的实施例，其中: 图1a示出根据本专利技术的一个实施例的电路的框图； 图1b示出根据本专利技术的另外的实施例的电路的框图； 图2a示出根据本专利技术的另外的实施例的电路的框图；图2b示出根据本专利技术的另外的实施例的极性调制器，其基于小信号极性调制原理； 图2c示出根据本专利技术的另外的实施例的极性调制器的框图，其基于大信号极性调制原理； 图3a示出根据本专利技术的另外的实施例的电路的框图； 图3b示出根据本专利技术的另外的实施例的极性调制器的框图； 图4a示出根据本专利技术的另外的实施例的电路的框图； 图4b示出根据本专利技术的另外的实施例的极性调制器的框图； 图4c示出根据本专利技术的另外的实施例的电路的框图； 图4d示出根据本专利技术的另外的实施例的极性调制器的框图； 图4e示出图4b中的极性调制器的进一步框图，其具有极坐标提供器的可能实现方式； 图4f示出图4b中的极性调制器的进一步框图，其具有极坐标提供器的另外的实现可能性； 图5示出根据本专利技术的另外的实施例的方法的流程图； 图6示出将常规频率规划与用于本专利技术的实施例的频率规划进行比较的图解； 图7a示出根据本专利技术的另外的实施例的电路的框图；以及 图7b示出根据本专利技术的另外的实施例的电路的框图。【具体实施方式】在本专利技术的实施例下述详细描述之前，特此注意，图中具有相同功能的元件或相同元件由相同的附图标记指示，并且对这些元件不给出冗余描述。出于此原因，由相同附图标记所指示的元件的描述是可互换的。图1示出电路100，其具有数字至时间变换器101以及振荡器装置103。数字至时间变换器在下文中也可以被称为DTC。数字至时间变换器101具有用于接收高频信号105的高频输入101-1、用于接收数字信号的数字输入101-3以及用于供应高频信号105的按时间顺序延迟的版本109的高频输出101-5。高频信号105的按时间顺序延迟的版本109在下文中也可以被称为(按时间顺序)经延迟的高频信号109。振荡器装置103被设计成产生高频信号105 (数字至时间变换器101)。另外，振荡器装置103具有锁相环111。锁相环111被设计成调整高频信号105的频率。锁相环在下文中也可以被称为PLL。数字至时间变换器101被设计成基于在其数字输入101-3处接收的第一数字信号107而使在其高频输入101-1处接收的高频信号105按时间顺序延迟。根据本专利技术的实施例的电路可以优选地是高频电路；同样地,高频信号105可以具有例如大于或等于IOOkHz的频率。根据若干实施例，高频信号105可以具有如例如由无线电标准所指定的频率。作为示例，高频信号105可以具有在从(并包括)700MHz到(包括)12GHz的范围中的频率。本专利技术的实施例的思想是在不需要使用锁相环111来用于相位调制的情况下，通过使用数字至时间变换器101来实现高频信号105的相位调制。使用数字至时间变换器101以用于高频信号105的相位调制来代替用于相位调制的锁相环111实现更大的调制带宽，这意味着以更简单的方式生成更大相位跳变是可能的。为了使得在已知系统中实现此类大调制带宽成为可能，通过本专利技术的实施例来实现的，使用直接调制架构或者其中开发了非常大量的小和大变抗器(varactor)的DCO (数控振荡器)。许多此类调谐电容器的缺点是能量消耗以及增加数目的振荡器核。另外，存在可实现的调制带宽的技术限制。直接调制架构的缺点是其能量消耗；出于该原因，具有附加芯片表面的极性调制链被包括以用于使用小带宽的标准。另外，极性调制架构具有以下缺点:即必须针对多个传输路径来确定多个振荡器和合成器。相比之下，在本专利技术的实施例中，通过使用数字至时间变换器101以最小的复杂度来实现在大调制带宽上的高频信号105的相位调制。电路100也被称为RFDAC (射频数模变换器)。图1a中示出的电路100可以使用在极性调制器中，并且因此实现极性调制架构。通过在极性调制器中使用电路100，开发更小、更加能量节省的多发射器和多天线架构是可能的。图1b示出电路100中的振荡器装置103的可能实现方式。在图1b中所示的实施例中，振荡器装置103除锁相环111之外还具有振荡器113和环路滤波器115。振荡器113被设计成产生高频信号105。锁相环111接收高频信号105并且可以将该高频信号105与参考信号进行比较以便提供具有误差信号117的环路滤波器115 ;基于后者，环路滤波器115向振荡器113提供调整信号119，以用于调整高频信号105的频率的目的。根据若干实施例，电路100另外可以具有在振荡器113和数字至时间变换器101之间的附加分压器。此类分压器可以被设计例如用以在高频信号105被中继到数字至时间变换器101之前对所述高频信号105的频率进行划分和降低。根据本专利技术的若干实施例，振荡器装置103可以被数字式地构造，这意味着例如锁相环111可以是数字锁相环(所谓的DPLL)，并且振荡器113可以是数控振荡器(DCO)或数字控制的振荡器(NCO)。然而，另外，根据本专利技术的另外的实施例，以模拟的方式构造振荡器装置103也是可能的一例如，以使得振荡器113是电压控制的振荡器(所谓的VC0)并且锁相环111是模拟锁相环111的方式。在以下实施例中，在每种情况下使用振荡器装置的数字实现方式；然而，如以上所描述的，也可以预期模拟的实现方式。根据若干实施例，振荡器装置103 (诸如在图1b中示出的)可以独立于数字信号107并因此独立于高频信号105的所期望的延迟而提供高频信号105。如以上所描述的，电路100可以被用于在相位上调制闻频/[目号105的目的，以使得经延迟的闻频/[目号109是闻频信号105的相位调制版本。经延迟的高频信号109的相位和/或相位变更可以由数字信号107预指定，并且振荡器装置103可以被设计成独立于相位而提供高频信号105，所述相位由数字信号107预指定，以用于经延迟的高频信号109。这在下文中参考图2a至3b中示出的实施例而示出，其基于这样的配置:其中在没有相位调制(例如极性调制)中的调制的情况下使用PPL，并且相位直接由数字至时间变换器本文档来自技高网...

【技术保护点】
一种电路（100、200a‑200c、300a‑300c、400a‑400d、800、800b）具有以下特征：数字至时间变换器（101、101a）,其包括用于接收高频信号（105）的高频输入（101、101a‑1）、用于接收第一数字信号（107、107a）的数字输入（101‑3、101a‑3）以及用于提供高频信号（105）的按时间顺序延迟的版本（109、109a）的高频输出（101‑5、101a‑5）；以及用于提供高频信号（105）的振荡器装置（103、103'），其具有用于调整高频信号（105）的频率的锁相环（111、111'）；以及其中数字至时间变换器（101、101a）被设计成基于在其数字输入（101‑3、101a‑3）处接收的第一数字信号（107、107a）来使所接收的高频信号（105）按时间顺序延迟。

【技术特征摘要】
【国外来华专利技术】2011.12.21 DE 102011089422.5;2012.07.16 DE 10201221.一种电路(100、20(^-200。、30(^-300(3、40(^-400(1、800、80013)具有以下特征: 数字至时间变换器(IOlUOla)，其包括用于接收高频信号(105)的高频输入(101、101a-l)、用于接收第一数字信号(107、107a)的数字输入(101-3、101a_3)以及用于提供高频信号(105)的按时间顺序延迟的版本(109、109a)的高频输出(101-5、101a_5);以及用于提供高频信号(105)的振荡器装置(103、103’)，其具有用于调整高频信号(105)的频率的锁相环(111、111’ );以及 其中数字至时间变换器(101、IOla)被设计成基于在其数字输入(101-3、101a-3)处接收的第一数字信号(107、107a)来使所接收的高频信号(105)按时间顺序延迟。2.根据权利要求1所述的电路(400a-400d)， 其中，振荡器装置(103’)进一步被设计成基于附加数字信号(401)来改变高频信号(105)的相位。3.根据权利要求1或2中的一项所述的电路(200a-200c、300a、300b、400a-400d)，进一步包括: 极坐标提供器(201、201’、201’ ’、201’ ’ ’)，其被设计成提供第一相位信号，所述第一相位信号确定高频信号(105)的经延迟的版本(109、109a)的相位修改或相位；以及 其中所述第一相位信号包括第一数字信号(107、107a)或者是第一数字信号(107、107a)。4.根据权利要求3所述的电路(400a-400d)，当也引用权利要求2时， 其中所述极坐标提供器(201’ ’、201’ ’ ’ )被设计成以使得其包括第一数字信号(107、107a)以及附加数字信号(401)的方式来提供第一相位信号； 其中所述极坐标提供器(201’ ’、201’ ’ ’ )进一步被设计成向数字至时间变换器(101、IOla)提供第一数字信号(107、107a)，并且向振荡器装置(103’ )提供附加数字信号(401)；以及 其中所述极坐标提供器(201’ ’、201’ ’ ’ )进一步被设计成以以下方式来提供第一数字信号(107、107a)以及附加数字信号(401):使得第一数字信号(107、107a)确定高频信号(105)的经延迟的版本(109、109a)的相位或相位修改的第一部分，并且附加数字信号(401)确定高频信号(105)的经延迟的版本(109、109a)的相位或相位修改的第二部分，以使得第一数字信号(107、107a)和附加数字信号(401)—起完全地确定高频信号(105)的经延迟的版本(109、109a)的相位或相位修改。5.根据权利要求4所述的电路(400a-400d)， 其中，所述极坐标提供器(201’’、201’’’)进一步以以下方式被设计:使得第一数字信号(107、107a)和附加数字信号(401)以使得高频信号(105)的经延迟的版本(109、109a)的相位或相位修改的第一部分大于高频信号(105)的经延迟的版本(109、109a)的相位或相位修改的第二部分的方式而被提供。6.根据权利要求1至5中的一项所述的电路(200a-200c、300a、300b、400a-400d)， 进一步包括数模变换器装置(205、205a)，其被设计成基于所接收的数字幅度信号(203,203a)来提供幅度调制信号(207、207a)。7.根据权利要求6所述的电路(200c)， 进一步包括放大器(225)，其被设计成基于幅度调制信号(207)来放大高频信号(105)的经延迟的版本(109)。8.根据权利要求6所述的电路(200b、300b、400b、400d)， 进一步包括混合器(221、221a)，其被设计成将幅度调制信号(207、207a)以及高频信号(105)的经延迟的版本(109、109a)相混合。9.根据权利要求1至8中的一项所述的电路(300a、300b、400c、400d)，进一步包括: 附加的数字至时间变换器(101b)，其具有用于接收高频信号(105)的高频输入(101b-l)、用于接收第二数字信号(107b)的数字输入(101b-3)以及用于提供高频信号(105)的另外的按时间顺序延迟的版本(109b)的高频输出(101b-5);以及 其中附加的数字至时间变换器(IOlb)被设计成基于在其数字输入(101b-3)处所接收的第二数字信号(107-b)来使所接收的高频信号(105)按时间顺序延迟。10.根据权利要求9所述的电路(400c、400d)，进一步包括:极坐标提供器(201’’’)，其被设计成提供包括第一数字信号(107a)和附加数字信号(401)的第一相位信号，并且提供包括第二数字信号(107b)和附加数字信号(401)的第二相位信号； 其中，所述第一相 位信号确定高频信号(105)的经延迟的版本(109a)的相位或相位修改，并且所述第二相位信号确定高频信号(105)的附加的经延迟的版本(10%)的相位或相位修改； 其中，第一数字信号(107a)确定高频信号(105)的经延迟的版本(109a)的相位或相位修改的第一部分，并且附加数字信号(401)确定高频信号(105)的经延迟的版本(109a)的相位或相位修改的第二部分；以及其中，第二数字信号(107b)确定高频信号(105)的附加的经延迟的版本(109b)的相位或相位修改的第一部分，并且附加数字信号(401)进一步以以下方式来确定高频信号(105)的附加的经延迟的版本(109b)的相位或相位修改的第二部分:使得高频信号(105)的附加的经延迟的版本(109b)的相位或相位修改的第二部分与高频信号(105)的经延迟的版本(109a)的相位或相位修改的第二部分相同。11.根据权利要求10所述的电路(400c、400d)， 其中，所述极坐标提供器(201’’’)被设计成向数字至时间变换器(IOla)提供第一数字信号(107a)，向振荡器装置(103’)提供附加数字信号(401)，并且向附加的数字至时间变换器(IOlb)提供第二数字信号(107b);以及 其中，所...

【专利技术属性】
技术研发人员：BU克莱普泽，M肖尔茨，Z布斯，T迈耶，
申请(专利权)人：英特尔移动通信有限责任公司，
类型：发明
国别省市：德国;DE