初始化数字像素阵列存储器的装置制造方法及图纸

本发明专利技术涉及集成电路中的CMOS图像传感器设计领域，为解决数字像素CMOS图像传感器由于复位时的较大的电压降导致芯片功能失效的问题。为此，本发明专利技术采取的技术方案是，初始化数字像素阵列存储器装置，其数字像素结构为：光电二极管的P型掺杂区接地、N区连接复位管的源端，复位管的漏端连接电源；比较器的正端连接至参考电位VREF；比较器的输出驱动一个反相器，反相器的输出控制像素内部存储器的写使能端WR；选通信号RD_EN驱动选通晶体管MRD的栅端，控制像素内部存储器的输出端口OUT与外部列数据总线之间的连接性；增加一个用户可控制引脚PD_RST。本发明专利技术主要应用于数字电路设计。

【技术实现步骤摘要】
初始化数字像素阵列存储器的装置
本专利技术涉及集成电路中的CMOS图像传感器设计领域，尤其涉及使用电路设计的方法对数字像素CMOS图像传感器中的像素内部存储器进行初始化。具体讲，涉及初始化数字像素阵列存储器的装置。技术背景数字像素(Digital Pixel)是一种在像素内部集成数模转换功能，能够在像素级直接提供数字输出的像素结构。与传统的模拟有源像素相比，数字像素不需要额外的模数转换功能，因而有利于提高读出速率，降低设计复杂度。典型的数字像素结构如图1所示。光电二极管的P型掺杂区接地、N区连接复位管的源端，复位管的漏端连接电源；复位管是N型金属-氧化物-半导体晶体管，其栅端连接复位信号RST ;光电二极管的N区连接至比较器的负端，比较器的正端连接至参考电位VREF ;比较器的输出驱动一个反相器，反相器的输出控制像素内部存储器的写使能端WR;像素内部存储器在WR为高电位时接收外部全局计数器的计数值，计数值由IN端口被写入像素内部存储器；选通信号RD_EN驱动选通晶体管MRD的栅端，控制像素内部存储器的输出端口 OUT与外部列数据总线之间的连接性。数字像素开始工作时，RST信号拉高，使复位管导通，电源通过导通的复位管对光电二极管进行复位，使其N区电位升高。由于光电二极管连接至比较器的负端，经过复位之后的光带二极管输出电位高于参考电位VREF,比较器输出低电平。该低电平经由反相器反相后输出高电平，使像素内部存储器写使能信号WR有效。随后，光带二极管开始曝光，同时全局计数器开始计数，计数值通过IN端被写入像素内存储器。随着曝光过程的进行，光电二极管电位逐渐下降，当电位下降至VREF以下时，比较器翻转，像素内部存储器变为不可写入状态，于是与比较器翻转时刻相对应的计数值被保存在存储器中，该值等效于该像素的曝光时间，且理论上与该像素接受的光强呈反比。当全局计数器完成计数之后，读使能信号RD_EN有效，使读出晶体管MRD导通，于是像素内存储器中存储的值便被输出至列数据总线读出。为简便描述，图1中只画出一个读出晶体管MRD，但实际上MRD的数目与像素内存储器的宽度—致。由图1所示的像素构成大规模阵列，即可形成数字像素CMOS图像传感器的感光阵列。该阵列中，所有像素的RST信号和VREF电平是相同的，并且接受同一个阵列外部全局计数器的格雷码计数值。每一行像素共用一个读出使能信号RD_EN，每一列像素共用一根列数据总线。所有控制数字像素工作的数字信号均由外部数字控制逻辑产生。针对这样一种典型的数字像素CMOS图像传感器结构，有一个潜在的问题需要考虑，即图像传感器在初始工作时像素内部存储器的值的不确定性。在芯片上电之后，所有数字像素内部存储器的值并不能确定，且此时由于光电二极管输出低电平，所以所有像素内部存储器均处于不可写状态。当像素复位完成之后，由于全局计数器会以全O值开始计数，若此时计数值与像素内部存储器值存在大数量的不同，则在计数开始的瞬间，会在芯片中产生一个很大的电流。该瞬态大电流会在电源线和地线上产生瞬时的大电压降，有可能会导致数字控制逻辑的工作异常，从而引起芯片功能的失效。这一潜在问题会随着数字像素阵列规模的扩大而变得更加严重，因此需要引起必要的关注并制定相应的解决方案。
技术实现思路
为克服现有技术的不足，解决数字像素CMOS图像传感器由于复位时的较大的电压降导致芯片功能失效的问题。为此，本专利技术采取的技术方案是，初始化数字像素阵列存储器装置，其数字像素结构为:光电二极管的P型掺杂区接地、N区连接复位管的源端，复位管的漏端连接电源；复位管是N型金属-氧化物-半导体晶体管，其栅端连接复位信号RST ；光电二极管的N区连接至比较器的负端，比较器的正端连接至参考电位VREF ;比较器的输出驱动一个反相器，反相器的输出控制像素内部存储器的写使能端WR;像素内部存储器在WR为高电位时接收外部全局计数器的计数值，计数值由IN端口被写入像素内部存储器；选通信号RD_EN驱动选通晶体管MRD的栅端，控制像素内部存储器的输出端口 OUT与外部列数据总线之间的连接性；增加一个用户可控制引脚PD_RST，使该信号与由数字控制逻辑产生的像素复位信号RST通过一个或门进行或运算，得到的结果再作为整个像素阵列中所有像素的复位信号。时序连接关系为:先由用户在外部将PD_RST信号拉高，并保持数字控制逻辑处于复位状态，使所有像素的光电二极管复位，并使所有的像素内部存储器处于可写状态；所有像素内存储器均被写入计数器的初始值；再将PD_RST信号拉低，并取消对数字控制逻辑的复位，则数字控制逻辑可以按照正常的流程操控数字像素阵列，完成像素曝光和数据读出。与已有技术相比,本专利技术的技术特点与效果:1、通过在芯片正常工作前对所有像素内部存储器进行初始化，可以避免大的瞬态电流对数字控制逻辑的干扰。2、只需增加一个信号端口 PD_RST和一个或门即可实现所需功能，即便在数字控制逻辑已经完成的情况下也可以方便实现该方案。【附图说明】图1常用的数字像素CMOS图像传感器的像素结构。图2带有外部复位机制的数字像素CMOS图像传感器的像素结构。【具体实施方式】本专利技术针对数字像素CMOS图像传感器在初始化像素内存储器时可能引发的大电流问题，提出了一种通过电路结构避免该大电流干扰电路功能的方法。具体实施方案是:增加一个用户可控制引脚PD_RST，使该信号与由数字控制逻辑产生的像素复位信号RST通过一个或门进行或运算，得到的结果再作为整个像素阵列中所有像素的复位信号(如图2所示)。在图1所示一般数字像素结构的基础上，增加的PD_RST信号与RST信号通过一个或门进行运算，或门的输出控制复位管的栅端。在数字像素CMOS图像传感器工作初始阶段，先由用户在外部将PD_RST信号拉高，并保持数字控制逻辑处于复位状态。此时，由于或门的一端变为高电平，或门输出高电平，使所有像素的光电二极管复位，并使所有的像素内部存储器处于可写状态。此时，由于格雷码计数器值处于初始计数值，因此所有值都将被写入存储器中。由于存储器内部值不确定，因此可能引发大的瞬态电流，该电流可能会流过数字控制逻辑的电源、地线导致瞬态大的电压降。但由于此时数字控制逻辑处于复位状态，因此功能不受干扰。当可能的瞬态大电流消失之后，所有像素内存储器均被写入计数器的初始值。此时，再将PD_RST信号拉低，并取消对数字控制逻辑的复位，则数字控制逻辑可以按照正常的流程操控数字像素阵列，完成像素曝光和数据读出。本专利技术提出的结构可以在设计数字控制逻辑时通过硬件描述语言实现，以该方法实现这项功能，可以在避免大瞬态电流干扰电路功能的基础上，借由电子设计自动化工具获得对于时序和面积的进一步优化。本文档来自技高网...

【技术保护点】
一种初始化数字像素阵列存储器的装置，其特征是，数字像素结构为：光电二极管的P型掺杂区接地、N区连接复位管的源端，复位管的漏端连接电源；复位管是N型金属‑氧化物‑半导体晶体管，其栅端连接复位信号RST；光电二极管的N区连接至比较器的负端，比较器的正端连接至参考电位VREF；比较器的输出驱动一个反相器，反相器的输出控制像素内部存储器的写使能端WR；像素内部存储器在WR为高电位时接收外部全局计数器的计数值，计数值由IN端口被写入像素内部存储器；选通信号RD_EN驱动选通晶体管MRD的栅端，控制像素内部存储器的输出端口OUT与外部列数据总线之间的连接性；增加一个用户可控制引脚PD_RST，使该信号与由数字控制逻辑产生的像素复位信号RST通过一个或门进行或运算，得到的结果再作为整个像素阵列中所有像素的复位信号。

【技术特征摘要】
1.一种初始化数字像素阵列存储器的装置，其特征是，数字像素结构为:光电二极管的P型掺杂区接地、N区连接复位管的源端，复位管的漏端连接电源；复位管是N型金属-氧化物-半导体晶体管，其栅端连接复位信号RST ;光电二极管的N区连接至比较器的负端，比较器的正端连接至参考电位VREF ;比较器的输出驱动一个反相器，反相器的输出控制像素内部存储器的写使能端WR;像素内部存储器在WR为高电位时接收外部全局计数器的计数值，计数值由IN端口被写入像素内部存储器；选通信号RD_EN驱动选通晶体管MRD的栅端，控制像素内部存储器的输出端口 OUT与外部列数据总线之...

【专利技术属性】
技术研发人员：姚素英，李渊清，徐江涛，史再峰，高静，高志远，聂凯明，
申请(专利权)人：天津大学，
类型：发明
国别省市：天津;12