一种NAND闪存器件及其制造方法技术

本发明专利技术提供一种NAND闪存器件及其制造方法，通过采用单晶硅作为浮栅，在单晶硅浮栅上生长二氧化层作为IPD氧化层，其厚度可减小到7nm左右，且质量很高，因此能够保证闪存的耦合系数和性能，还能够将NAND闪存半间距减小到20nm以下。

【技术实现步骤摘要】
【专利摘要】本专利技术提供一种NAND闪存器件及其制造方法，通过采用单晶硅作为浮栅，在单晶硅浮栅上生长二氧化层作为IPD氧化层，其厚度可减小到7nm左右，且质量很高，因此能够保证闪存的耦合系数和性能，还能够将NAND闪存半间距减小到20nm以下。【专利说明】—种NAND闪存器件及其制造方法
本专利技术涉及半导体制造领域，尤其涉及一种NAND闪存器件及其制造方法。
技术介绍
闪存是如今非易失存储器的主流技术，它具有断电情况下仍然能够保持数据，和CMOS工艺兼容性好，以及可多次擦写数据等优点，被广泛应用于各种产品中。闪存可以分为NOR型和NAND型，其中，NAND型闪存主要用作手机、数码相机等便携式设备的存储卡。栅极耦合系数(Gate Coupling Ratio，GCR)是NAND闪存器件的一项关键参数，将GCR保持在某一合适值，如60%，可以获得可接受的控制栅/浮栅电压比。耦合系数越大，表明控制栅对沟道的控制能力越强，因此提高闪存器件的耦合系数可以减小闪存编程和擦除的操作电压，也可以减小浮栅上存储电荷数量波动带来的可靠性影响，有助于减小写擦时通过浮栅侧墙的电流。现有技术中NAND的浮栅和控制栅一般都采用多晶硅形成，因此一种增大GCR有效的方法是减小多晶硅层间电介质(IPD)等价氧化层厚度(EOT)。目前的IPD多基于ONO(氧化层-氮化层-氧化层)结构，例如采用多层氮化层的ONO结构(MNONO, Mult1-Nitridation 0N0),在保证性能的前提下,将70nm NAND闪存单兀的IB)厚度减小至12nm，但该ITO厚度已达到极限，这种方式适用于相邻浮栅的半间距大于20nm的NAND闪存器件，如图1A所示。然而，随着闪存器件尺寸的急剧缩小，相邻浮栅的半间距之间的间距急剧缩小(小于20nm)，请参考图1B，为了减小相邻NAND闪存单元之间的串扰，如果采用传统IH)保证足够小的Ε0Τ，则必须保留一定厚度的IPD，这样将没有空间使控制栅覆盖浮栅侧墙，导致沿浮栅侧墙方向的控制栅、浮栅间的电耦合缺失，带来工作电压难于降低，抗干扰性差能问题。可见，现有技术中的这种通过单一减小传统IPD EOT实现GCR增大的这种方法已经不能满足尺寸急剧减小的闪存器件的性能要求。
技术实现思路
本专利技术的目的在于提供一种NAND闪存器件及其制造方法，既能够保证闪存的耦合系数和性能，还能够将NAND闪存半间距减小到20nm以下。为解决上述问题，本专利技术提出一种NAND闪存器件，包括:衬底，形成于衬底上的隧穿介质层，形成于隧穿介质层上的单晶硅浮栅，覆盖于所述单晶硅浮栅表面的二氧化硅层以及覆盖所述二氧化硅层表面的多晶硅控制栅。进一步的，所述衬底为绝缘体上硅衬底，包括基底、形成于基底上的埋层介质层以及形成于埋层介质层上的单晶硅层。进一步的，所述隧穿介质层为所述埋层介质层，所述单晶硅浮栅为刻蚀所述单晶硅层形成的结构。进一步的，所述单晶硅浮栅表面的二氧化硅层的厚度为6nm?8nm。进一步的，所述单晶硅浮栅表面的二氧化层采用原位水汽生长(ISSG)工艺形成。进一步的，所述单晶硅浮栅和单晶硅浮栅两侧面的多晶硅控制栅侧壁的总宽度为24nm?26nm。本专利技术还提供一种NAND闪存器件的制造方法，包括以下步骤:提供一衬底，并在衬底上形成隧穿介质层；在所述隧穿介质层上形成单晶硅浮栅；在所述单晶硅浮栅表面生长二氧化硅层；在所述二氧化硅层表面形成多晶硅控制栅。进一步的，所述衬底为绝缘体上硅衬底，包括基底、形成于基底上的埋层介质层以及形成于埋层介质层上的单晶硅层；提供一衬底，并在衬底上形成隧穿介质层以及在所述隧穿介质层上形成单晶硅浮栅的具体包括:提供一绝缘体上硅衬底，在绝缘体上硅衬底上依次生长牺牲氧化硅层和淀积氮化娃层;光刻并刻蚀有源区，形成单晶硅浮栅结构以及其下方的隧穿氧化层； 去除牺牲氧化硅层和氮化硅层。进一步的，所述单晶硅浮栅表面的二氧化硅层的厚度为6nm?8nm。进一步的，所述单晶硅浮栅表面的二氧化层采用原位水汽生长(ISSG)工艺形成。与现有技术相比，本专利技术提供的NAND闪存器件及其制造方法，通过采用单晶硅作为浮栅，在单晶硅浮栅上生长二氧化层作为IB)氧化层，其厚度可减小到7nm左右，且质量很高，因此能够保证闪存的耦合系数和性能，还能够将NAND闪存半间距减小到20nm以下。【专利附图】【附图说明】图1A和图1B是现有技术中NAND闪存器件的结构示意图；图2是本专利技术具体实施例的NAND闪存器件的结构示意图；图3是本专利技术具体实施例的NAND闪存器件的制造方法流程图。【具体实施方式】本专利技术的核心思想是公开一种NAND闪存器件及其制造方法，通过采用单晶硅作为浮栅，在单晶硅浮栅上生长隧道氧化层，其厚度可减小到7nm左右，且质量很高，因此能够保证闪存的耦合系数和性能，还能够将NAND闪存半间距减小到20nm以下。为使本专利技术的目的、特征更明显易懂，下面结合附图对本专利技术的【具体实施方式】作进一步的说明，然而，本专利技术可以用不同的形式实现，不应认为只是局限在所述的实施例。请参考图2，本专利技术一实施例提供一种NAND闪存器件，包括:衬底100，形成于衬底100上的隧穿介质层101，形成于隧穿介质层101上的单晶硅浮栅102，覆盖于所述单晶硅浮栅102表面的二氧化硅层103以及覆盖所述二氧化硅层103表面的多晶硅控制栅104。其中，所述隧穿介质层101可以为氧化硅层单层结构；二氧化硅层103可以采用原位水汽生长(ISSG)工艺直接在单晶娃浮栅表面生长,厚度可以为6nm?8nm,例如是6.6nm, 7nm, 7.5nm,7.7nm等。其中，单晶硅浮栅和多晶硅控制栅的总宽度为24nm?26nm，即一个NAND单元的宽度(图中为横向宽度，未标注)。本实施例中，由于采用单晶硅浮栅，在其表面生长的二氧化硅层103厚度可减小到7nm左右，且作为ITO氧化层的质量很高，因此能够保证闪存的耦合系数和性能，还能够将NAND闪存半间距减小到20nm以下。请参考图2，本专利技术另一实施例提供一种NAND闪存器件，采用SOI衬底形成，所述SOI衬底包括基底，形成于基底上的埋层介质层，形成于埋层介质层上的单晶硅层，单晶硅浮栅102和隧穿介质层101通过对所述单晶硅层和隧穿介质层进行光刻、刻蚀形成；进而制作覆盖于所述单晶硅浮栅102表面的二氧化硅层103以及覆盖所述二氧化硅层103表面的多晶硅控制栅104。其中，二氧化硅层103可以采用原位水汽生长(ISSG)工艺直接在单晶娃浮栅表面生长，厚度可以为6nm?8nm,例如是6.6nm, 7nm, 7.5nm, 7.7nm等。其中，单晶娃浮栅和单晶硅浮栅两侧面的多晶硅控制栅侧壁的总宽度为24nm?26nm，即一个NAND单元的宽度(图中为横向宽度，未标注)。本实施例中，由于采用单晶硅浮栅，在其表面生长的二氧化硅层103厚度可减小到7nm左右，且作为ITO氧化层的质量很高，因此能够保证闪存的耦合系数和性能，还能够将NAND闪存半间距减小到20nm以下。请参考图3，本专利技术还提供一种NAND闪存器件的制造方法，包括以下步骤:SI，提供一衬底，并在衬底上形成隧穿介质层；S2，在所述隧穿介质层上形成单晶硅浮栅；S3，在所述单晶硅浮栅表面生长二氧化硅本文档来自技高网...

【技术保护点】
一种NAND闪存器件，其特征在于，包括：衬底，形成于衬底上的隧穿介质层，形成于隧穿介质层上的单晶硅浮栅，覆盖于所述单晶硅浮栅表面的二氧化硅层以及覆盖所述二氧化硅层表面的多晶硅控制栅。

【技术特征摘要】

【专利技术属性】
技术研发人员：孙天拓，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31