对层间电介质进行可靠性分析的测试结构及测试方法技术

本发明专利技术提供一种对层间电介质进行可靠性分析的测试结构及测试方法，所述测试结构至少包括形成于衬底上的多晶硅结构及绝缘介质结构、第一接触线结构，第一金属条结构、第二接触线结构、第二金属条结构、及层间电介质。本发明专利技术可以快速有效地检测位于金属化层之下的多晶硅结构及接触线之间层间电介质的可靠性；本发明专利技术的测试结构是与晶圆上受测试的集成电路器件一同形成的，不需要额外的掩膜版；本发明专利技术的测试结构与集成电路设计相兼容，遵循集成电路中的最小设计准则，且本发明专利技术的测试结构与集成电路的器件尺寸设计要求一致，可以真实反应器件中层间电介质的可靠性；本发明专利技术的测试结构可以形成在晶圆切割道处，不占用形成集成电路器件的芯片的面积。

【技术实现步骤摘要】
【专利摘要】本专利技术提供一种，所述测试结构至少包括形成于衬底上的多晶硅结构及绝缘介质结构、第一接触线结构，第一金属条结构、第二接触线结构、第二金属条结构、及层间电介质。本专利技术可以快速有效地检测位于金属化层之下的多晶硅结构及接触线之间层间电介质的可靠性；本专利技术的测试结构是与晶圆上受测试的集成电路器件一同形成的，不需要额外的掩膜版；本专利技术的测试结构与集成电路设计相兼容，遵循集成电路中的最小设计准则，且本专利技术的测试结构与集成电路的器件尺寸设计要求一致，可以真实反应器件中层间电介质的可靠性；本专利技术的测试结构可以形成在晶圆切割道处，不占用形成集成电路器件的芯片的面积。【专利说明】
本专利技术属于集成电路领域，涉及一种测试互连结构可靠性的结构和方法，特别是涉及一种。
技术介绍
集成电路已经从制造于单个硅芯片上的屈指可数的互连器件发展到上百万的器件。常规集成电路所提供的性能和复杂度已远远超出最初的想象。为了提高复杂度和电路密度(即能够封装于给定芯片面积中的器件的数量)，最小的器件特征尺寸(也称为器件“几何尺寸”)已随着每代集成电路而变得越来越小。由于集成电路制造中所使用的每个工艺均具有限度，因此，将器件制造得更小是非常有挑战性的。集成电路中，作为常规隔离应用的浅沟道隔离(Shallow TrenchIsolation, STI)也在不断地向更小的尺寸发展，而较差的隔离会引发集成电路中工艺冗余不足，从而导致集成电路可靠性性能下降，器件也将无法正常工作。因此集成电路中的隔离的可靠性越来越成为决定集成电路有效的重要指标之一，尤其是多晶硅结构(poly)与接触线(contact)之间的隔离的可靠性性能。在集成电路器件结构中，层间电介质(Inter Layer Dielectric, ILD)是指金属间的绝缘层，一般由SiO2等非导电性材料组成，其作用是使同层或异层电路结构之间相互隔离。层间电介质的可靠性对于半导体器件的性能是至关重要的，通常要求其在长时间或特定的工作条件下具有良好的抗击穿性能。因此，目前采用测试结构对预计在施加了电位差的器件中的层间电介质进行可靠性估计的测试，该测试包括在芯片表面上向测试结构施加电压。这些测试结构并不是打算用于在芯片的实际工作中运行的，其存在仅仅是为了使得能够施加电压以对预计会发生的不期望的层间电介质击穿情况进行评估，从而进行层间电介质的可靠性检测。对于多晶硅结构(poly)与接触线(contact)之间的层间电介质的可靠性测试，目前无法在芯片的成品率测试(Circuit Probing)中进行检测，原因在于芯片成品率测试中只能通过功能测试检测出影响芯片工作的功能性问题(例如意外导通)，因此，只能依据产品级可靠性测试(Product Reliability Test),即对经过封装后的晶圆进行测试,来验证层间电介质的可靠性，不仅耗时而且会导致成本提升。为了降低成本及减少耗时，现有的测试结构多数采用制程级的可靠性测试(ProcessReliability Test),如专利(申请号:CN200810033131.4)是对金属化层中位于金属条间的层间电介质进行可靠性测试，但这种测试结构无法用于对位于金属化层之下的多晶硅结构与接触线之间的层间电介质进行可靠性测试，换言之，现有的晶圆级可靠性测试(Wafer Level ProcessReliability Test),无法测试位于金属化层之下的的层间电介质的可靠性，其中，所述层间电介质是位于多晶娃结构(poly)与接触线(contact)之间的层间电介质，且所述多晶硅结构及接触线位于所述金属化层之下。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种，用于填补现有技术中对位于金属化层之下的多晶硅结构与接触线之间的层间电介质进行可靠性测试的空缺。为实现上述目的及其他相关目的，本专利技术提供一种对层间电介质进行可靠性分析的测试结构，所述测试结构至少包括:形成于衬底上的多晶硅结构及绝缘介质结构；第一接触线结构，一端连接于所述衬底上的绝缘介质结构；第一金属条结构，连接于所述第一接触线结构的另一端，所述第一金属条结构用于连接偏置电压；第二接触线结构，一端连接于所述多晶硅结构；第二金属条结构，连接于所述第二接触线结构的另一端，所述第二金属条结构用于连接偏置电压；其中，相邻的第一金属条结构和第二金属条结构之间的距离大于相邻的第一接触线结与多晶硅结构之间的距离；层间电介质，覆盖于所述形成有多晶硅结构及绝缘介质结构的衬底上，且所述层间电介质中形成有所述的第一接触线结构、第二接触线结构、第一金属条结构及第二金属条结构，其中，所述层间电介质至少使所述多晶硅结构和第一接触线结构之间、所述第一接触线结构和第二接触线结构之间、及第一金属条结构和第二金属条结构之间形成隔离；所述测试结构对位于所述多晶硅结构与第一接触线结构之间的层间电介质进行检测。可选地，所述测试结构位于晶圆的切割道处。可选地，所述测试结构还包括连接所述第一金属条结构一端的第一垫片和连接所述第二金属条结构一端的第二垫片，其中，所述第一垫片和第二垫片用于连接偏置电压。可选地，所述第一金属条结构和第二金属条结构均为梳齿状条形结构，二者相互交叉形成互不接触的指叉式结构。可选地，所述第一金属条结构和第二金属条结构均为直线状条形结构，二者相互交叉形成互不接触的指叉式结构。可选地，所述第一金属条结构包括至少两条第一金属条，其中，所述第一垫片在横向上的宽度大于所述的至少两条第一金属条在所述层间电介质中横向排列的宽度。可选地，所述第二金属条结构包括至少两条第二金属条，其中，所述第二垫片在横向上的宽度大于所述的至少两条第二金属条在所述层间电介质中横向排列的宽度。可选地，所述第一接触线结构包括至少两条第一接触线，且各该第一接触线之间形成有用于隔离的层间电介质；所述第二接触线结构包括至少两条第二接触线，且各该第二接触线之间形成有用于隔离的层间电介质。可选地，所述测试结构还包括形成于衬底上的有源区，其中，形成于所述有源区上的多晶硅栅极为所述多晶硅结构，对所述有源区进行隔离的隔离结构为所述绝缘介质结构，所述第一接触线结构的一端连接于所述隔离结构，所述第二接触线结构一端连接于所述多晶硅栅极，所述层间电介质覆盖于所述有源区、隔离结构及多晶硅栅极上。可选地，所述测试结构还包括位于所述有源区及多晶硅栅极之间的栅介质层。可选地，所述测试结构还包括形成在所述栅介质层和多晶硅栅极侧面的侧墙结构。本专利技术还提供一种对层间电介质进行可靠性分析的测试方法，所述测试方法至少包括以下步骤:I)提供一测试结构，所述测试结构包括:形成于衬底上的多晶硅结构及绝缘介质结构、一端连接于所述绝缘介质结构的第一接触线结构，与所述第一接触线结构另一端相连接的第一金属条结构、一端连接于所述多晶硅结构的第二接触线结构，与所述第二接触线结构另一端相连接的第二金属条结构、覆盖于所述形成有多晶硅结构及绝缘介质结构的衬底上且形成有所述第一接触线结构、第二接触线结构、第一金属条结构及第二金属条结构的层间电介质；2)向所述第一金属条结构和第二金属条结构施加偏置电压，并检测所述第一金属条结构和第二金属条结构的读出值，从而对位于所述多晶硅结构及第一接触线结构之间的层间电本文档来自技高网...

【技术保护点】
一种对层间电介质进行可靠性分析的测试结构，其特征在于，所述测试结构至少包括：形成于衬底上的多晶硅结构及绝缘介质结构；第一接触线结构，一端连接于所述衬底上的绝缘介质结构；第一金属条结构，连接于所述第一接触线结构的另一端，所述第一金属条结构用于连接偏置电压；第二接触线结构，一端连接于所述多晶硅结构；第二金属条结构，连接于所述第二接触线结构的另一端，所述第二金属条结构用于连接偏置电压；其中，相邻的第一金属条结构和第二金属条结构之间的距离大于相邻的第一接触线结与多晶硅结构之间的距离；层间电介质，覆盖于所述形成有多晶硅结构及绝缘介质结构的衬底上，且所述层间电介质中形成有所述的第一接触线结构、第二接触线结构、第一金属条结构及第二金属条结构，其中，所述层间电介质至少使所述多晶硅结构和第一接触线结构之间、所述第一接触线结构和第二接触线结构之间、及第一金属条结构和第二金属条结构之间形成隔离；所述测试结构对位于所述多晶硅结构与第一接触线结构之间的层间电介质进行检测。

【技术特征摘要】

【专利技术属性】
技术研发人员：苏捷峰，李德勇，郭晓超，
申请(专利权)人：武汉新芯集成电路制造有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：湖北;42