一种使用单端口存储单元的双端口静态随机存储器制造技术

本发明专利技术提供一种使用单端口存储单元的双端口静态随机存储器，存储阵列采用单端口存储单元，以有效减少双端口静态随机存储器阵列的面积；预译码选择器将两个端口的并行的预译码结果转换成串行的预译码结果，使得两个端口共用一套行译码器和列译码器，从而降低译码电路的面积；读出数据串并转换电路和写入数据并串转换电路则使得两个端口共用一套读写数据通路，从而降低读写数据通路的面积；读写控制状态机产生读或写操作的控制信号，使该双端口静态随机存储器在一个周期内串行的完成两次读/写操作；两套复制电路分别为两次串行的读/写操作提供独立的自定时。与传统的基于双端口存储单元的设计相比，采用本发明专利技术的双端口静态随机存储器面积下降50%。

【技术实现步骤摘要】
一种使用单端口存储单元的双端口静态随机存储器
本专利技术涉及静态随机存储器设计领域，特别涉及一种使用单端口存储单元的双端口静态随机存储器。
技术介绍
双端口静态随机存储器支持在一个周期内，两个独立的端口同时读/写操作，数据吞吐率是单端口静态随机存储器的两倍。传统的两端口静态随机存储器采用两端口存储单元实现。一个两端口存储单元的电路图如说明书附图1所示，它由一对交叉耦合的反相器106,111和四个NMOS传输门107-110组成；它有两条字线101，114；四条位线102，105，112，113。其中字线101，位线102,105用于端口A访问；其中字线114，位线112,113用于端口B访问。一个单端口存储单元电路图如说明书附图2所示，它由一对交叉耦合的反相器206,208和两个NMOS传输门207,209组成；它有一条字线201；两条位线202,205。由于两端口存储单元比单端口存储单元多两个晶体管，且字线和位线的数量是后者的两倍，因此在相同工艺下，两端口存储单元的版图面积是单端口存储单元的近两倍。对于一个两端口存储单元，当两条字线同时打开时，存储单元的抗噪声能力下降，存储单元中的数据在噪声影响下可能发生丢失。
技术实现思路
本专利技术的目的在于提供一种使用单端口存储单元的双端口静态随机存储器，该静态随机存储器通过对单端口存储阵列在一个周期内进行两次读/写操作，并在输入输出数据接口处进行串并转换，从而实现双端口的静态存储器的功能。为了实现上述目的，本专利技术采用如下技术方案：一种使用单端口存储单元的双端口静态随机存储器，包括行译码器、单端口存储单元阵列、复制单元a、复制单元b、控制电路与预译码器、列译码器及读写数据通路、复制电路a、复制电路b、预译码选择器、读写控制状态机、读出数据串并转换电路和写入数据并串转换电路；行译码器通过多条字线连接单端口存储单元阵列、复制单元a和复制单元b；行译码器还通过多条行预译码输出连接预译码选择器；单端口存储单元阵列通过多条位线连接列译码器及读写数据通路；复制单元a通过复制位线a连接复制电路a；复制单元b通过复制位线b连接复制电路b；控制电路与预译码器通过多条端口a预译码输出和多条端口b预译码输出连接预译码选择器；控制电路与预译码器还通过本地写使能和灵敏放大器使能连接列译码器及读写数据通路；控制电路与预译码器还通过写数据时钟连接写入数据并串转换电路；列译码器及读写数据通路通过多条列预译码输出连接预译码选择器；列译码器及读写数据通路还通过读出数据和灵敏放大器使能连接读出数据串并转换电路；列译码器及读写数据通路还通过写入数据连接写入数据并串转换电路；复制电路a通过复制字线a和端口a复位信号连接读写控制状态机；复制电路b通过复制字线b和端口a复位信号连接读写控制状态机；预译码选择器通过端口a/b选择信号，端口a自定时信号和端口b自定时信号连接读写控制状态机；读写控制状态机还通过端口a/b选择信号连接读数据串并转换电路和写入数据并串转换电路。本专利技术进一步的改进在于：所述单端口存储单元阵列由若干6管静态随机存储器单元阵列构成。本专利技术进一步的改进在于：预译码选择器根据端口a/b选择信号对端口a预译码输出和端口b预译码输出做出选择；当sel为低电平时，选择端口a预译码输出为预译码器的输出；当sel为高电平时，选择端口b预译码输出为预译码器的输出；端口a自定时信号决定端口a预译码输出有效时预译码输出信号的脉冲宽度；端口b自定时信号决定端口b预译码输出有效时预译码输出信号的脉冲宽度。本专利技术进一步的改进在于：所述写入数据并串转换电路，根据端口a/b选择信号，将端口a的写入数据或端口b的写入数据作为写入数据并串转换电路的输出数据；当sel为低电平时，将端口a的写输入数据作为写入数据并串转换电路的输出数据；当sel为高电平时，将端口b的写输入数据作为写入数据并串转换电路的输出数据。本专利技术进一步的改进在于：所述读出数据串并转换电路，根据端口a/b选择信号，将读出数据并行输出到端口a和端口b；当sel为低电平时，将读出数据输出到端口a读出数据；当sel为高电平时，将读出数据输出到端口b读出数据。本专利技术进一步的改进在于：所述读写控制状态机分别为端口a复制电路和端口b复制电路分别提供复制字线a信号和复制字线b信号；为写入数据并串转换电路，读出数据串并转换电路和预译码选择器提供端口a/b选择信号；为预译码选择器提供端口a自定时信号和端口b自定时信号。本专利技术进一步的改进在于：预译码选择器电路包括二选一选择器、第一两输入或门和第二两输入与门；二选一选择器的两个输入端分别连接端口a预译码输出和端口b预译码输出，二选一选择器的控制端连接端口a/b选择信号；第一两输入或门的两个输入端分别连接端口a自定时信号和端口b自定时信号；二选一选择器的输出端和第一两输入或门的输出端连接第二两输入与门的输入端，第二两输入与门的输出端连接行预译码输出和列预译码输出。本专利技术进一步的改进在于：写入数据并串转换电路包括负锁存器、正沿D触发器、二选一选择器和缓冲器；负锁存器的输入端D连接端口a写入数据，负锁存器的使能端EN和正沿D触发器的时钟脉冲输入端CK连接写入数据时钟；正沿D触发器的输入端D连接端口b写入数据；负锁存器的输出端Q和正沿D触发器的输出端Q连接二选一选择器的两个输入端，二选一选择器的控制端连接端口a/b选择信号，二选一选择器的输出端连接缓冲器的输入端，缓冲器输出端输出写入数据至列译码器及读写数据通路。本专利技术进一步的改进在于：读出数据串并转换电路包括第一负锁存器、第二负锁存器、第三负锁存器、第一两输入与非门和第二两输入与非门；第一负锁存器的数据输入端D连接端口a/b选择信号，使能端EN连接灵敏放大器使能信号，输出端Q连接第一两输入与非门的第二输入端，输出端QN连接第二两输入与非门的第一输入端；第一两输入与非门的第一输入端和第二两输入与非门的第二输入端均连接灵敏放大器使能信号；第一两输入与非门的输出端连接第二负锁存器的使能端EN，第二两输入与非门的输出端连接第三负锁存器的使能端EN；第二负锁存器和第三负锁存器的数据输入端D均连接读出数据。本专利技术进一步的改进在于：读写控制状态机包括第一缓冲器、第二缓冲器、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第一两输入或非门、第二两输入或非门、第三两输入或非门、第四两输入或非门、第一两输入与门、第二两输入与门、NMOS晶体管和PMOS晶体管；本地时钟连接第一反相器的输入端、第一两输入与门的第一输入端；端口a复位信号连接第二两输入或非门的第二输入端、第三两输入或非门的第一输入端、第三反相器的输入端和NMOS晶体管的栅极；端口b复位信号连接第四两输入或非门的第二输入端和第七反相器的输入端；第一反相器输出端连接第一两输入或非门的第一输入端，第一两输入或非门的第二输入端连接第二两输入或非门的输出端和第一两输入与门的第二输入端；第一两输入或非门的输出端连接第二两输入或非门的第一输入端；第一两输入与门的输出端连接第一缓冲器的输入端；第三两输入或非门的第二输入端连接第四两输入或非门的输出端和第二反相器的输入端，第三两输入或非门的输出端连接第四两输入或本文档来自技高网...

【技术保护点】
一种使用单端口存储单元的双端口静态随机存储器，其特征在于，包括行译码器、单端口存储单元阵列、复制单元a、复制单元b、控制电路与预译码器、列译码器及读写数据通路、复制电路a、复制电路b、预译码选择器、读写控制状态机、读出数据串并转换电路和写入数据并串转换电路；行译码器通过多条字线(wl)连接单端口存储单元阵列、复制单元a和复制单元b；行译码器还通过多条行预译码输出（rp）连接预译码选择器；单端口存储单元阵列通过多条位线（BL）连接列译码器及读写数据通路；复制单元a通过复制位线a（dwla）连接复制电路a；复制单元b通过复制位线b（dwlb）连接复制电路b；控制电路与预译码器通过多条端口a预译码输出（pa）和多条端口b预译码输出（pb）连接预译码选择器；控制电路与预译码器还通过本地写使能（lwe）和灵敏放大器使能（sae）连接列译码器及读写数据通路；控制电路与预译码器还通过写数据时钟（clk_d）连接写入数据并串转换电路；列译码器及读写数据通路通过多条列预译码输出（cp）连接预译码选择器；列译码器及读写数据通路还通过读出数据（q）和灵敏放大器使能连接读出数据串并转换电路；列译码器及读写数据通路还通过写入数据（d）连接写入数据并串转换电路；复制电路a通过复制字线a（dwla）和端口a复位信号（rseta）连接读写控制状态机；复制电路b通过复制字线b（dwlb）和端口a复位信号（rsetb）连接读写控制状态机；预译码选择器通过端口a、b选择信号（sel），端口a自定时信号（sa）和端口b自定时信号（sb）连接读写控制状态机；读写控制状态机还通过端口a/b（sel）选择信号连接读数据串并转换电路和写入数据并串转换电路。...

【技术特征摘要】
1.一种使用单端口存储单元的双端口静态随机存储器，其特征在于，包括行译码器、单端口存储单元阵列、复制单元a、复制单元b、控制电路与预译码器、列译码器及读写数据通路、复制电路a、复制电路b、预译码选择器、读写控制状态机、读出数据串并转换电路和写入数据并串转换电路；行译码器通过多条字线(wl)连接单端口存储单元阵列、复制单元a和复制单元b；行译码器还通过多条行预译码输出(rp)连接预译码选择器；单端口存储单元阵列通过多条位线(BL)连接列译码器及读写数据通路；复制单元a通过复制位线a(dbla)连接复制电路a；复制单元b通过复制位线b(dblb)连接复制电路b；控制电路与预译码器通过多条端口a预译码输出(pa)和多条端口b预译码输出(pb)连接预译码选择器；控制电路与预译码器还通过本地写使能(lwe)和灵敏放大器使能(sae)连接列译码器及读写数据通路；控制电路与预译码器还通过写数据时钟(clk_d)连接写入数据并串转换电路；列译码器及读写数据通路通过多条列预译码输出(cp)连接预译码选择器；列译码器及读写数据通路还通过读出数据(q)和灵敏放大器使能连接读出数据串并转换电路；列译码器及读写数据通路还通过写入数据(d)连接写入数据并串转换电路；复制电路a通过复制字线a(dwla)和端口a复位信号(rseta)连接读写控制状态机；复制电路b通过复制字线b(dwlb)和端口a复位信号(rsetb)连接读写控制状态机；预译码选择器通过端口a/b选择信号(sel)，端口a自定时信号(sa)和端口b自定时信号(sb)连接读写控制状态机；读写控制状态机还通过端口a/b选择信号(sel)连接读数据串并转换电路和写入数据并串转换电路。2.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，所述单端口存储单元阵列由若干6管静态随机存储器单元构成。3.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，预译码选择器根据端口a/b选择信号(sel)对端口a预译码输出(pa)和端口b预译码输出(pb)做出选择；当sel为低电平时，选择端口a预译码输出(pa)为预译码器的输出(pr/pc)；当sel为高电平时，选择端口b预译码输出(pb)为预译码器的输出(pr/pc)；端口a自定时信号(sa)决定端口a预译码输出(pa)有效时预译码输出信号(pr/pc)的脉冲宽度；端口b自定时信号(sb)决定端口b预译码输出(pb)有效时预译码输出信号(pr/pc)的脉冲宽度。4.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，所述写入数据并串转换电路，根据端口a/b选择信号(sel)，将端口a的写入数据(da)或端口b的写入数据(db)作为写入数据并串转换电路的输出数据(d)；当sel为低电平时，将端口a的写入数据(da)作为作写入数据并串转换电路的输出数据(d)；当sel为高电平时，将端口b的写入数据(db)作为写入数据并串转换电路的输出数据(d)。5.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，所述读出数据串并转换电路，根据端口a/b选择信号(sel)，将读出数据(q)并行输出到端口a和端口b；当sel为低电平时，将读出数据(q)输出到端口a读出数据(qa)；当sel为高电平时，将读出数据(q)输出到端口b读出数据(qb)。6.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，所述读写控制状态机分别为端口a复制电路和端口b复制电路分别提供复制字线a信号(dwla)和复制字线b信号(dwlb)；为写入数据并串转换电路，读出数据串并转换电路和预译码选择器提供端口a/b选择信号(sel)；为预译码选择器提供端口a自定时信号(sa)和端口b自定时信号(sb)。7.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，预译码选择器电路包括二选一选择器(401)、第一两输入或门(402)和第二两输入与门(403)；二选一选择器(401)的两个输入端分别连接端口a预译码输出(pa)和端口b预译码输出(pb)，二选一选择器(401)的控制端连接端口a/b选择信号(sel)；第一两输入或门(402)的两个输入端分别连接端口a自定时信号(sa)...

【专利技术属性】
技术研发人员：熊保玉，拜福君，
申请(专利权)人：西安华芯半导体有限公司，
类型：发明
国别省市：陕西;61