包括经掺杂低温缓冲层的假晶高电子迁移率晶体管制造技术

本申请案涉及一种包括经掺杂低温缓冲层的假晶高电子迁移率晶体管。一种假晶高电子迁移率晶体管PHEMT包括：衬底，其包括III-V族半导体材料；缓冲层，其安置于所述衬底上方，其中所述缓冲层包括V族半导体元素的微沉淀物且掺杂有N型掺杂剂；及沟道层，其安置于所述缓冲层上方。

【技术实现步骤摘要】
包括经掺杂低温缓冲层的假晶高电子迁移率晶体管
本专利技术涉及晶体管，且更特定来说涉及假晶高电子迁移率晶体管(PHEMT)。
技术介绍
假晶高电子迁移率晶体管(PHEMT)在无线通信系统中广泛地用于切换、功率及低噪声放大器应用。此广泛使用的一个原因为PHEMT一般被视为针对许多应用具有噪声、功率及高频率性能的适合组合。典型的PHEMT包括在砷化镓(GaAs)衬底上生长的多个外延层。此些层可依序包含GaAs缓冲层、超晶格缓冲层、任选沟道下经脉冲掺杂层、GaAs或砷化铝镓(AlGaAs)间隔件、包括砷化铟镓(InGaAs)的沟道层、含有经插入n型脉冲或块体掺杂层的顶部AlGaAs或GaAs间隔件层、未掺杂GaAs间隔件层及用于欧姆接触形成的重掺杂GaAs帽盖层。所述PHEMT还包括以欧姆接触形成的源极电极及漏极电极以及形成于未掺杂层上在沟道层上方的肖特基金属栅极电极。在PHEMT的典型操作期间，向栅极电极、源极电极及漏极电极施加相应偏置电压以使电子传导通过源极电极与漏极电极之间的沟道层。偏置条件可影响缓冲物、缓冲物/衬底界面及衬底中的施体及受体陷阱的占用。离子化陷阱充当背侧栅极且影响沟道中的载流子密度且因此影响漏极电流。在偏置改变之后，陷阱占用将缓慢地改变到新的平衡值，从而在漏极电流中引起滞后。在改变偏置时陷阱占用的缓慢改变可导致例如漏极迟滞、栅极迟滞及扭结等性能缺陷。这些缺陷往往降低装置性能的线性度及效率以及其它。另外，其可阻止例如包络追踪等功率管理方案的有效使用，所述功率管理方案原本可能用于改进放大器应用中的效率及线性度。此外，这些性能缺陷的严重性可随着温度而变化，此可进一步使其对总体装置性能的影响复杂化。鉴于常规PHEMT的这些及其它缺点，存在对具有经改进的线性度、效率及温度敏感性的PHEMT的普遍需要。
技术实现思路
在代表性实施例中，一种PHEMT包括：衬底，其包括III-V族半导体材料；缓冲层，其安置于所述衬底上方，其中所述缓冲层包括V族半导体元素的微沉淀物且掺杂有N型掺杂剂；及沟道层，其安置于所述缓冲层上方。在另一代表性实施例中，提供一种用于制作PHEMT的方法。所述方法包括：在小于大致325℃且大于大致200℃的范围中的生长温度下在衬底上方生长缓冲层；用N型掺杂剂对所述缓冲层进行掺杂；及在于所述缓冲层上方提供多个层之前，对所述缓冲层进行退火。附图说明依据结合附图阅读的以下详细描述来最佳地理解代表性实施例。要强调的是各个图未必是按比例绘制。事实上，为清晰地论述，可任意地增加或减小尺寸。在适用且实用时，相似参考编号指代相似元件。图1是根据代表性实施例的PHEMT装置的横截面图。图2A是根据代表性实施例在相对高的漏极偏置Vds下操作的PHEMT装置的横截面图。图2B是根据代表性实施例在相对低的漏极偏置Vds下操作的PHEMT装置的横截面图。图3是图解说明根据代表性实施例制作PHEMT装置的方法的流程图。图4A是展示针对常规PHEMT装置的选定漏极电压的漏极电流Id对栅极电压Vg的曲线图。图4B是展示常规PHEMT装置的在两个不同静态漏极电压下针对选定栅极电压的脉冲式漏极电流Id对漏极电压Vd的曲线图。图4C是展示在常规PHEMT装置中在低漏极偏置下施加栅极电压脉冲之后随时间而变的漏极电流Id的曲线图。图5A是展示在根据代表性实施例的PHEMT装置中针对选定漏极电压的漏极电流Id对栅极电压Vg的曲线图。图5B是展示在根据代表性实施例的PHEMT装置中在两个不同静态漏极电压下针对选定栅极电压的脉冲式漏极电流Id对漏极电压Vd的曲线图。图5C是展示在根据代表性实施例的PHEMT装置中在低漏极偏置下施加栅极电压脉冲之后随时间而变的漏极电流Id的曲线图。图6是对常规PHEMT装置与根据代表性实施例的PHEMT装置的漏极迟滞进行比较的曲线图。图7是图解说明根据代表性实施例的PHEMT装置在不同温度条件下的漏极迟滞的曲线图。图8是对各种PHEMT装置的漏极迟滞进行比较的曲线图，其是根据模拟及测量确定的。具体实施方式在以下详细描述中，出于解释而非限制的目的，阐述了揭示特定细节的代表性实施例以便提供对本专利技术教示的透彻了解。然而，受益于本专利技术的所属领域的一般技术人员将明了，根据本专利技术教示的背离本文中所揭示的特定细节的其它实施例仍保持于所附权利要求书的范围内。此外，可省略众所周知的设备及方法的描述以便不使实例性实施例的描述模糊。此些方法及设备显然在本专利技术教示的范围内。本文中所使用的术语仅用于描述特定实施例的目的而非打算为限制性。所界定术语是对所界定术语在相关背景中所通常理解及接受的技术、科学或普通含义的补充。术语“一”及“所述”包含单数个及多个所指物两者，除非上下文另有清晰指示。因此，举例来说，“一装置”包含一个装置及多个装置。术语“实质”或“实质上”意指在可接受的极限或程度内。术语‘大致’意指在所属领域的一般技术人员可接受的极限或量内。使用例如“在…上面”、“在…下面”、“顶部”、“底部”、“上部”及“下部”等相对性术语来描述各种元件彼此之间的关系，如附图中所图解说明。应理解，这些相对性术语打算在除图式中所描绘的定向以外还囊括装置及/或元件的不同定向。举例来说，如果相对于图式中的视图倒置装置，那么(举例来说)描述为“在另一元件上面”的元件现在将在所述元件下面。所揭示的实施例大体来说涉及PHEMT装置及相关制造方法。在某些实施例中，一种PHEMT装置包括在相对低的温度下且用过量的N型杂质在衬底上方生长且接着在生长后退火工艺中进行退火的缓冲层。所述缓冲层有效地屏蔽PHEMT装置的作用区免受通常存在于衬底与下部生长界面中的半导体陷阱的影响。如在例如扭结及随之发生的跨导电非理想性或由于漏极迟滞及栅极迟滞所致的记忆效应等装置线性度度量的方面所测量，所得装置可具有经改进的性能。其还可提供减小的温度敏感性。这些性能改进还可实现装置在射频(RF)功率放大、偏置电路及其它电路设计及切换中的新且更先进的应用。将各种实施例中的PHEMT装置描述为包括某些材料、化学计量及制作方法。这些材料、化学计量及制作方法仅为说明性，且强调本专利技术涵盖在受益于本专利技术的所属领域的一般技术人员的知悉范围内的其它材料、化学计量及制作方法。图1是根据代表性实施例的PHEMT装置100的横截面图。参考图1，PHEMT装置100包括通常由例如III-V族半导体等化合物半导体形成的衬底105。在一些实施例中，举例来说，衬底105由半绝缘GaAs形成。举例来说，III-V族半导体材料可为二元半导体、三元半导体、四元半导体或五元半导体。在以下描述中，将假定衬底105及某些其它特征是使用III-V族半导体材料而形成，但针对衬底105及PHEMT装置100的其它材料也涵盖IV族或II-VI族半导体材料的使用。衬底105具有外延生长界面110，且在此界面上方生长后续层。外延生长界面110还可为在装置操作期间可捕获所注入电子的半导体陷阱的位点。此些陷阱的实例包含EL2深施体与深受体重组中心。缓冲层115安置于衬底105上方。在相对低的温度下在衬底105上方生长缓冲层115同时用例如硅(Si)等N型掺杂剂对其进行重掺杂。此后，使缓冲层115经受生长后退火工艺。作为更详细实例，缓本文档来自技高网...

【技术保护点】
一种假晶高电子迁移率晶体管PHEMT，其包括：衬底，其包括III?V族半导体材料；缓冲层，其安置于所述衬底上方，其中所述缓冲层包括V族半导体元素的微沉淀物且掺杂有N型掺杂剂；及沟道层，其安置于所述缓冲层上方。

【技术特征摘要】
2012.11.16 US 13/679,2571.一种假晶高电子迁移率晶体管PHEMT，其包括：衬底，其包括III-V族半导体材料；缓冲层，其安置于所述衬底上方，其中所述缓冲层包括V族半导体元素的微沉淀物且掺杂有N型掺杂剂，其中所述N型掺杂剂包括硅，且其中所述缓冲层为低温GaAs且所述缓冲层中包含As微沉淀物；及沟道层，其安置于所述缓冲层上方。2.根据权利要求1所述的PHEMT，其中所述N型掺杂剂在所述缓冲层中具有在大致在5×1018cm-3到1×1019cm-3的范围中的原子浓度。3.根据权利要求1所述的PHEMT，其中所述缓冲层有效地屏蔽所述沟道中的载流子免受所述衬底中的深能级陷阱的影响。4.根据权利要求1所述的PHEMT，其中所述N型掺杂剂减少所述缓冲层中的作用陷阱状态的数目。5.根据权利要求1所述的PHEMT，其中所述缓冲层进一步包括由于所述缓冲层中的过量V族原子所致的相对快速的陷阱。6.根据权利要求5所述的PHEMT，其中所述缓冲层的载流子寿命在大致1飞秒到大致1皮秒的范围中。7.根据权利要求1所述的PHEMT，其中所述缓冲层通过包括以下各项的工艺来形成：在小于大致325℃且大于大致200℃的范围中的生长温度下在所述衬底上方生长所述缓冲层；及在于所述缓冲层上方提供多个层之前，对所述缓冲层进行退火。8.根据权利要求1所述的...

【专利技术属性】
技术研发人员：乔纳森·阿布罗克华，内森·珀金斯，约翰·斯坦贝克，菲尔伯特·马什，汉斯·G·罗丁，
申请(专利权)人：安华高科技通用IP新加坡公司，
类型：发明
国别省市：