具有沟槽通路的微电子封装及其制造方法技术

本发明专利技术涉及具有沟槽通路的微电子封装及其制造方法。本发明专利技术提供包括至少一个沟槽通路(76)的微电子封装(50)的实施例，以及用于制造这样的微电子封装的方法的实施例。在一个实施例中，该方法包括在具有多个接触垫(58、60)的第一微电子器件(52)之上沉积介电层(74)的步骤，所述多个接触垫(58、60)被所述介电层覆盖。沟槽通路被形成于所述介电层内以通过所述沟槽通路暴露所述多个接触垫。所述沟槽通路被形成为包括在其中具有多个凹部的相对的细圆齿状侧壁(78)。然后，通过所述沟槽通路暴露出来的所述多个接触垫被溅射蚀刻。多个互连线(96)在所述介电层上形成，所述多个互连线的每一个电耦合到所述多个接触垫中的不同的一个。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及。本专利技术提供包括至少一个沟槽通路(76)的微电子封装(50)的实施例，以及用于制造这样的微电子封装的方法的实施例。在一个实施例中，该方法包括在具有多个接触垫(58、60)的第一微电子器件(52)之上沉积介电层(74)的步骤，所述多个接触垫(58、60)被所述介电层覆盖。沟槽通路被形成于所述介电层内以通过所述沟槽通路暴露所述多个接触垫。所述沟槽通路被形成为包括在其中具有多个凹部的相对的细圆齿状侧壁(78)。然后，通过所述沟槽通路暴露出来的所述多个接触垫被溅射蚀刻。多个互连线(96)在所述介电层上形成，所述多个互连线的每一个电耦合到所述多个接触垫中的不同的一个。【专利说明】
本专利技术的实施例总体上涉及微电子封装，更具体地说，涉及具有改进的基于沟槽通路的互连结构的微电子封装及其制造方法。
技术介绍
扇出型晶圆级封装(“F0WLP”)处理常常需要在管芯封装的表面上形成重分布层，其包括将一个或多个携带集成电路(“1C”)的半导体管芯嵌入到其中的模制的封装主体。重分布层提供了在位于IC管芯上的接触垫之间以及被形成在已完成的管芯封装的表面之上的接触部阵列(例如球栅阵列)之间的电互连。以这种方式，重分布层允许接触垫具有相对紧的垫-垫间隔或间距，同时还提供了接触部阵列可以在其上分布或扇出的相对大的表面区域。为了制作重分布层，一个或多个介电层或钝化材料层最初被沉积到IC管芯之上并且覆盖接触垫。在一种传统的方法中，单独的通路蚀刻穿过介电层以暴露每一个接触垫的一部分，金属插脚或其它导体然后被形成在每一个通路内以提供与接触垫的欧姆接触，然后，电路或互连线以与每一个导体接触的方式形成。最近，已引入一种改进的方法，该方法中，被称为“沟槽通路”的单个细长通路被形成为穿过覆盖在上面的介电层同时暴露多个接触垫，并且互连线也随后被形成为延伸进入沟槽通路并且直接接触位于其中的接触垫。这种方法能够以一种高效、可靠的方式在重分布层中制作细间距互连结构。【专利附图】【附图说明】本专利技术的至少一个例子将在下文中结合附图来描述，其中相同的标号表不相同的元件，以及:图1是根据现有技术的教导制作的、包括沟槽通路的示例性微电子封装(部分示出)的俯视透视图；图2-20示出了根据本专利技术所描述的示例性制造方法的一个实施例制作的、包括在不同完成阶段的细圆齿状的沟槽通路的示例性微电子封装；图21-25是示出根据本专利技术的其它示例性实施例的能够使用细圆齿状沟槽通路的不同平面几何形状的、部分完成的微电子封装(只示出了其中的有限部分)的俯视图；以及图26和图27分别是根据本专利技术的另一个示例性实施例所示出的、具有横向偏移的沟槽通路的部分完成的微电子封装的俯视图和横截面视图。为了说明的简便以及清晰，附图中示出了构造的一般方式，并且可能省略了对众所周知的特征和技术的描绘、描述和详述，以避免不必要地模糊在随后的【具体实施方式】中所描述的本专利技术的示例性和非限定性的实施例。还应当理解，除非另有说明，附图中出现的特征或元件不一定按比例绘制。例如，附图中的特定元件或区域的尺寸可以相对于其它元件或区域被夸大以提高对本专利技术实施例的理解。【具体实施方式】以下的【具体实施方式】实际上仅仅是示例性的并且不希望限定本专利技术或本申请以及本专利技术的使用。在本专利技术中作为示例被描述的任何实现方式不一定被解释为是比其它实现方式更优选或更有利的。此外，也不希望被上文的
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技术介绍
、或以下的【具体实施方式】中所给出的任何理论限定。词语“第一”、“第二”、“第三”、“第四”等如果出现在说明书以及随后的权利要求书中的话，可以用于在相似元件之间进行区分，并且不一定用于指示特定次序或时间顺序。因此，这些词语可以被互换地使用并且本专利技术的实施例能够按与本文所说明的或以其它方式描述的次序不同的次序来操作。此外，词语“包括”、“包含”、“具有”等旨在涵盖非排他性的包含关系，以使包括一系列要素的处理、方法、物件、或装置不一定被限定于那些要素，而是可以包括其它没有明确列出的或是这些处理、方法、物件、或装置所固有的其它要素。本文中出现的词语“耦合”被定义为以电气或非电气的方式直接或间接连接。此外，词语“基本”以及“基本上”用于指示足以按实际的方式来完成所阐明的目的的特定特征或条件，并且较小的缺陷或变动(若有的话)对于所阐明的目的是不重要的。如本文中所出现的术语“微电子器件”用于在广义上指示以相对小的规模来制作并且可以以下面所描述的方式进行封装的电子器件、元件或组件。微电子器件包括(但不限定于)形成于半导体管芯上的1C、微机电系统(“MEMS”)、无源电子组件、光学器件、以及其它能够提供处理、存储、感测、射频、光学以及致动器功能的小规模电子器件，这里只列出几个例子。术语“微电子封装”表示包含至少一个(通常是两个或多于两个)可能会或可能不会被电互连的微电子器件的结构或组装。类似地，术语“系统级封装”，或更简单地说，“ SiP ”，用于指示包括两个在结构和/或功能上不同的微电子器件的微电子封装。如在本文中进一步出现的，如先前所定义的，术语“接触垫”用于指示导电元件或微电子器件的接触点。最后，短语“由......制造”、“由......形成”、以及类似的词语和短语用来表示特定结构元件的至少一部分(例如接触垫或管芯垫)包含指定的材料(例如钯或金)作为主要成分；并且特定结构元件不一定完全由指定的材料制造。图1是以部分完成的状态示出并且根据现有技术的教导来制作的微电子封装30的一部分的俯视图(从一个略微倾斜或成角度的透视图所示出的)。所示出的微电子封装30的部分包括一个或多个介电材料层32,该介电材料层32已形成于集成电路管芯(在图1中未示出)之上。IC管芯包括一行接触垫34，接触垫34中的几个通过细长沟槽通路36穿过介电材料32而暴露出来。互连线38 (例如金属迹线)形成于介电材料32之上并且延伸进入沟槽通路36直至接触垫34。每一个互连线38与不同的接触垫34接触以提供与它的电力传送；例如，互连线38可以将每一个接触垫34电耦合到包括在稍后形成于微电子封装30的上表面之上的接触部阵列中的不同接触部。通过以这种方式形成暴露多个对齐的接触垫34的细长沟槽通路36，相比于其它常规的制造技术，可以实现相对狭窄的垫对垫间隔或细间距，在该常规的制造技术中形成多个分离的通路来暴露形成于每一个通路内的每一个单独的接触垫和导体(例如金属插塞)。关于适合于制作这种类型的基于细间距沟槽通路的互连结构的示例性制造技术的进一步描述，可以在美国专利N0.7，528, 069B2中找到，该专利在2009年5月5日公告，标题为“FINE PITCH INTERCONNECT AND METHOD OFMAKING”，并且被转让给本申请的受让人。在微电子封装30的制作期间，可能期望溅射蚀刻接触垫34的上表面以例如在沟槽通路36形成之后移除任何碎屑、氧化物、钝化材料、或源于它们的其它污染物。接触垫34往往由具有相对低的溅射率的铝或类似的材料(即，在存在高能量溅射蚀刻的情况下相对耐受对接触垫的去除或溅射的材料)形成。溅射蚀刻的参数可以因此被调整为相对强烈以确保完全移除接触垫34的上表面上出现的任何污染物。本专利技术人已经认识到需要同时本文档来自技高网...

【技术保护点】
一种用于制造微电子封装的方法，包括：在具有多个接触垫的第一微电子器件之上沉积介电层，所述介电层覆盖所述多个接触垫；在所述介电层中形成沟槽通路，通过所述沟槽通路暴露所述多个接触垫，所述沟槽通路被形成为包括在其中具有多个凹部的相对的细圆齿状侧壁；对通过所述沟槽通路暴露的所述多个接触垫进行溅射蚀刻；以及在所述介电层之上形成多个互连线，所述多个互连线中的每一个被电耦合到所述多个接触垫中的不同的一个。

【技术特征摘要】
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【专利技术属性】
技术研发人员：M·B·文森特，龚志伟托尼，S·M·海斯，D·米切尔，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US