一种格雷码编解码并行电路制造技术

本发明专利技术公开了一种格雷码编解码并行电路，包括：N个二选一选择器和N+1个异或运算单元，一个二选一选择器和一个异或运算单元组成一个数据选择及运算的基本单元；二选一选择器受控制信号控制为异或运算单元选择输入数据，第M个二选一选择器接收外部数据和第M+1个异或运算单元的输出数据，二选一选择器由控制信号控制选择数据并输出给其对应的异或运算单元，M≤N；第N+1个异或运算单元接收外部数据，进行异或运算并输出异或运算结果；其它异或运算单元接收外部数据和其各自对应的二选一选择器的输出数据，输出异或运算结果。本发明专利技术格雷码编解码并行电路，应用于半双工电路能实现格雷码编码功能或解码功能，能有效地降低芯片的面积和功耗。

【技术实现步骤摘要】
本专利技术涉及一种编解码电路，特别是涉及一种格雷码编解码并行电路。
技术介绍
在数字系统中只能识别O和1，各种数据要转换为二进制代码才能进行处理。格雷码(Gray码)又叫循环二进制码或反射二进制码，它是一种无权码，采用绝对编码方式。典型格雷码是一种具有反射特性和循环特性的单步自补码，它的循环、单步特性消除了随机取数时出现重大误差的可能，它的反射、自补特性使得求反非常方便。格雷码属于可靠性编码，是一种错误最小化的编码方式。自然二进制码可以直接由数/模转换器转换成模拟信号。但在某些情况下，例如从十进制的3转换成4时二进制码的每一位都要变，使数字电路产生很大的尖峰电流脉冲。格雷码则没有这一缺点，它是一种数字排序系统，其中的所有相邻整数在它们的数字表示 中只有一个数字不同。因此它在任意两个相邻的数之间转换时，只有一个数位发生变化，大大地减少了由一个状态到下一个状态时逻辑的混淆。另外由于最大数与最小数之间也仅一个数不同，故通常又叫格雷反射码或循环码。基于该特性，格雷码目前大量应用于数模转换以及异步FIFO等电路中。传统的格雷码解码采用查表的方式来实现的，随着格雷码位宽的增加，其所带来的资源开销越来越大，严重影响到芯片设计的面积及功耗。
技术实现思路
本专利技术要解决的技术问题是提供一种格雷码编解码并行电路，在控制信号的控制下能实现格雷码编码或解码操作，有效地降低芯片的面积和功耗。为解决上述技术问题本专利技术的格雷码编解码并行电路，包括N个二选一选择器和N+1个异或运算单元，一个二选一选择器和一个异或运算单元组成一个数据选择及运算的基本单元；二选一选择器受控制信号控制为异或运算单元选择输入数据，第M个二选一选择器接收外部数据和第M+1个异或运算单元的输出数据，二选一选择器由控制信号控制选择数据并输出给其对应的异或运算单元，M^N；第N+1 —个异或运算单元接收外部数据，进行异或运算并输出异或运算结果；其它异或运算单元接收外部数据和其各自对应的二选一选择器的输出数据，进行异或运算并输出异或运算结果。所述电路输入数据和输出数据的位宽为S比特，数据位宽S与二选一选择器个数N的关系为S = N+2。在传统的电路中，发送数据通路需要一个格雷码编码电路，接收数据通路需要一个格雷码解码电路；本专利技术的格雷码编解码并行电路在控制信号的控制下，既能进行格雷码编码运算，又能进行格雷码解码运算，应用于半双工电路时，能替代发送数据通路的格雷码编码电路和接收数据通路的格雷码解码电路，能节省芯片资源，降低芯片的面积和功耗。附图说明图I是本专利技术的一实施例结构示意图附图标记说明XORO是第一个异或运算单元XORl是第二个异或运算单元X0R2是第三个异或运算单元X0R3是第四个异或运算单元X0R4是第五个异或运算单元X0R5是第六个异或运算单元X0R6是第七个异或运算单元MUXO是第一个二选一选择器 MUXl是第二个二选一选择器MUX2是第三个二选一选择器MUX3是第四个二选一选择器MUX4是第五个二选一选择器MUX5是第六个二选一选择器。具体实施例方式如图I所示，本专利技术的一实施例，包括七个异或运算单元，编号为XORO至X0R6，六个二选一选择器，编号为MUXO至MUX5。七个异或运算单元接收外部输入的八位数据，同时进行异或运算并产生运算结果。工作时，将外部输入的数据din[7:0]分别按位输入到不同的异或XOR单元。其中，din [O]表示din [7:0]中的第I位数据，din [I]表示din [7:0]中的第2位数据，din [2]表示din [7:0]中的第3位数据，din [3]表示din [7:0]中的第4位数据,din [4]表示din [7:0]中的第5位数据,din [5]表示din [7:0]中的第6位数据,din [6]表示din[7:0]中的第7位数据，din[7]表示din[7:0]中的第8位数据。通过与其各自对应的二选一选择器所输出的数据进行异或运算，产生出当前这一位的输出结果，并通过dout [7:0]输出。其中，dout [O]表示 dout [7:0]中的第 I 位数据，dout [I]表示 dout [7:0]中的第2位数据，dout [2]表示dout [7:0]中的第3位数据，dout [3]表示dout [7:0]中的第4位数据，dout [4]表示dout [7:0]中的第5位数据，dout [5]表示dout [7:0]中的第6位数据，dout [6]表示dout [7:0]中的第7位数据，dout [7]表示dout [7:0]中的第8位数据。当控制信号(encode_decode)为真时，电路进行格雷码编码运算，此时，第一个二选一选择器MUXO选择把外部输入数据的第二位din[l]输出给第一个异或运算单元X0R0，第二个二选一选择器MUXl选择把外部输入数据的第三位din[2]输出给第二个异或运算单元XORl，第三个二选一选择器MUX2选择把外部输入数据的第四位din[3]输出给第三个异或运算单元X0R2，第四个二选一选择器MUX3选择把外部输入数据的第五位din [4]输出给第四个异或运算单元X0R3，第五个二选一选择器MUX4选择把外部输入数据的第六位din [5]输出给第五个异或运算单元X0R4，第六个二选一选择器MUX5选择把外部输入数据的第七位din[6]输出给第六个异或运算单元X0R5 ；当控制信号(enCOde_deCOde)为假时，电路进行格雷码解码运算，此时，第一个二选一选择器MUXO选择把第二个异或运算单元XORl输出数据输出给第一个异或运算单元X0R0，第二个二选一选择器MUXl选择把第三个异或运算单元X0R2输出数据输出给第二个异或运算单元XORl，第三个二选一选择器MUX2选择把第四个异或运算单元X0R3输出数据输出给第三个异或运算单元X0R2，第四个二选一选择器MUX3选择把第五个异或运算单元X0R4输出数据输出给第四个异或运算单元X0R3，第五个二选一选择器MUX4选择把第六个异或运算单元X0R5输出数据输出给第五个异或运算单元X0R4，第六个二选一选择器MUX5选择把第七个异或运算单元X0R6输出数据输出给第六个异或运算单元X0R5。以上通过具体实施方式和实施例对本专利技术进行了详细的说明，但这些并非构成对 本专利技术的限制。在不脱离本专利技术原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本专利技术的保护范围。本文档来自技高网...

【技术保护点】
一种格雷码编解码并行电路，包括：N个二选一选择器和N+1个异或运算单元，一个二选一选择器和一个异或运算单元组成一个数据选择及运算的基本单元；二选一选择器受控制信号控制为异或运算单元选择输入数据，第M个二选一选择器接收外部数据和第M+1个异或运算单元的输出数据，二选一选择器由控制信号控制选择数据并输出给其对应的异或运算单元，M≤N；第N+1个异或运算单元接收外部数据，进行异或运算并输出异或运算结果；其它异或运算单元接收外部数据和其各自对应的二选一选择器的输出数据，进行异或运算并输出异或运算结果。

【技术特征摘要】
1.一种格雷码编解码并行电路，包括 N个二选一选择器和N+1个异或运算单元，一个二选一选择器和一个异或运算单元组成一个数 据选择及运算的基本单元； 二选一选择器受控制信号控制为异或运算单元选择输入数据，第M个二选一选择器接收外部数据和第M+1个异或运算单元的输出数据，二选一选择器由控制信号控制选择数据并输出给其对应的...

【专利技术属性】
技术研发人员：左耀华，
申请(专利权)人：上海华虹集成电路有限责任公司，
类型：发明
国别省市：