本发明专利技术适用于纠错编码领域，提供了一种用于并行BCH编码的电路、编码器及方法，该方法包括：当前周期的输入序列{m(p-1)，m(p-2)，....，m(0)}按顺序分别与寄存器上一周期的输出高位对应进行异或运算，将运算结果作为选择信号输出至选择器，将P个常数多项式{(xr<<0)mod?g(x)，(xr<<1)mod?g(x)，....，(xr<<(p-1))mod?g(x)}按顺序分别与0进行选择，将选择结果与寄存器上一周期的输出向高位移位P位后输出进行求和输出至寄存器，作为寄存器当前周期的输出；经过特定数量次运算得到最终编码输出。借此，本发明专利技术可以有效缩短路径，使电路时序性能更好，节约面积。
【技术实现步骤摘要】
本专利技术涉及纠错编码领域，尤其涉及一种用于并行BCH编码的电路、编码器及方法。
技术介绍
BCH码作为一种重要的纠错编码方式，在通信领域和消费电子领域得到了广泛的应用。BCH码取自Bose、Ray-Chaudhuri与Hocquenghem的缩写，是纠正多个随机错误的循环码，可以用生成多项式g (X)的根描述。随着技术的发展，人们对BCH的纠错能力的要求越来越高，而这也使得人们对BCH编解码器的性能越来越敏感。BCH的编码方式主要有两种，一种是串行编码，一种是并行编码。在对速度要求不高的场合通常使用串行编码，因为串行编码的面积最省。而在速度要求很高的场合，就需要采用并行编码方式了。 目前常用的并行编码方式是采用线性反馈移位寄存器(LFSR)法进行BCH编码，如图I所示。然而，随着纠错能力的不断增强，数据带宽不断增大，BCH编码器所使用的并行LFSR结构往往因为路径过长，会出现难以满足时钟频率的情况。专利申请200810065971. 9公开了“用于并行BCH编码的电路、编码器及方法”，采用一种并行迭代编码电路，该电路包含若干个常数向量乘法器、一个常数矩阵乘法器以及一些异或门，虽然较之LFSR结构控制了电路的扇出，但乘法器的面积仍然过大。综上可知，现有BCH编码的电路在实际使用上，显然存在不便与缺陷，所以有必要加以改进。
技术实现思路
针对上述的缺陷，本专利技术的目的在于提供一种用于并行BCH编码的电路、编码器及方法，能够有效的缩短路径，从而使电路的时序性能更好，避免了当时钟频率增加时，LFSR结构由于路径太长而满足不了时序要求的情况，同时节约了面积。为了实现上述目的，本专利技术提供一种用于并行BCH编码的电路，包括P个输入支路、寄存器以及与所述P个支路和所述寄存器连接的伽罗华域的加法器，P为并行度，所述每个输入支路包括一选择器以及一异或门，所述异或门的输出作为选择器的选择信号，所述选择器的输出为每个输入支路的输出；当前周期的输入序列Im(P-I)，m(p-2)，....，m(0)}按顺序分别与寄存器上一周期的输出高位对应输入至P个异或门，将异或门运算结果输出至选择器，将P个常数多项式{(xr 0)mod g(x), (xr l)mod g(x),——,(xr (p-1) )mod g(x)}按顺序分别与 0 输入至P个选择器进行选择，将选择结果作为第一输出；将所述寄存器上一周期的输出向高位移位P位后作为第二输出；第一输出和第二输出进行伽罗华域求和输出至寄存器，作为寄存器当前周期的输出；所述P个支路、加法器以及所述寄存器经过特定数量次运算，得到最终编码输出。根据本专利技术的电路，特定数量由输入信息数据的长度K和并行度P来决定,特定数量为不小于Κ/p的最小整数。本专利技术相应提供一种采用上述电路的编码器。本专利技术相应提供一种用于并行BCH编码的方法，包括当前周期的输入序列{m(p-l)，m(p-2)，....，m(0)}按顺序分别与寄存器上一周期的输出高位对应进行异或运算，将运算结果作为选择信号输出至选择器，将P个常数多项式{(xr 0)mod g(x), (xr l)mod g(x),——，(xr (p-1) )mod g(x)}按顺序分别与 0 进行选择，将选择结果作为第一输出；将所述寄存器上一周期的输出向高位移位P位后作为第二输出； 第一输出和第二输出进行伽罗华域求和输出至寄存器，作为寄存器当前周期的输出；上述步骤经过特定数量次运算，得到最终编码输出。根据本专利技术的方法，特定数量由输入信息数据的长度K和并行度P来决定,特定数量为不小于Κ/P的最小整数。本专利技术还提供一种用于并行BCH编码的电路，包括求余模块、寄存器以及与所述求余模块和所述寄存器连接的伽罗华域的加法器；在一个时钟周期内，电路的输入为P位的信息位，信息位输入所述求余模块后作为第一输出，同时将寄存器上一周期的输出向高位移位P位后作为第二输出；将所述第一输出和第二输出进行伽罗华域求和，输出至寄存器中，并将结果存入所述寄存器中，经过特定数量次迭代后，得到最终编码输出。根据本专利技术的电路，特定数量由输入信息数据的长度K和并行度P来决定,特定数量为不小于Κ/P的最小整数。本专利技术还相应提供一种采用上述电路的编码器。本专利技术还相应提供一种用于并行BCH编码的方法，包括在一个时钟周期内，电路的输入为P位的信息位，信息位输入所述求余模块后作为第一输出；将寄存器上一周期的输出向高位移位P位后作为第二输出；将所述第一输出和第二输出进行伽罗华域求和，输出至寄存器中，并将结果存入所述寄存器中；上述步骤经过特定数量次迭代后，得到最终编码输出。根据本专利技术的方法，特定数量由输入信息数据的长度K和并行度P来决定,特定数量为不小于Κ/P的最小整数。本专利技术提供的用于并行BCH编码的电路、编码器及方法采用了迭代算法，利用查表的方式来对常数多项式进行选择，当工作平频率很高时，较之于传统的LFSR结构，可以有效的缩短路径，从而使电路的时序性能更好，避免了当时钟频率增加时，LFSR结构由于t太大而满足不了时序要求的情况。同时由于电路非常简单，只有几个选择器和一些异或门，从而大大节约了面积。借此，本专利技术可以有效的缩短路径，从而使电路的时序性能更好，避免了当时钟频率增加时，LFSR结构由于路径太长而满足不了时序要求的情况，同时节约了面积。附图说明图I是传统串行LFSR结构的BCH编码器的电路图2是本专利技术一种用于并行BCH编码的电路的原理结构图；图3是本专利技术一种用于并行BCH编码的电路一种具体实施例的结构框图；图4是本专利技术一种用于并行BCH编码的电路的逻辑图；图5是本专利技术一种用于并行BCH编码的电路中输入求余模块的结构框图；图6是本专利技术一种用于并行BCH编码的方法的流程图。具体实施例方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。 如图2和图3所示，本专利技术一种用于并行BCH编码的电路，用于编码器，其包括P个输入支路、寄存器10以及与P个输入支路和寄存器10连接的伽罗华域的加法器20。其中，P为并行度，每个输入支路包括一选择器30以及一异或门40,异或门40的输出作为选择器30的选择信号,通过选择信号控制选择器30的输出，选择器30的输出为每个输入支路的输出。当前周期的输入序列{m(p-l)，m(p_2)，m(0)}按顺序分别与寄存器10上一周期的输出高位对应输入至P个异或门40，将异或门40运算结果输出至选择器30，将P个常数多项式{(xr〈〈0)mod g(x), (xr l)mod g (x),. . . . , (xr (p-1) )mod g(x)}按顺序分别与0输入至P个选择器30进行选择，将选择结果作为第一输出；将寄存器10上一周期的输出向高位移位P位后作为第二输出；第一输出和第二输出进行伽罗华域求和输出至寄存器10，作为寄存器10当前周期的输出；P个支路、加法器20以及寄存器10经过特定数量次运算，得到最终编码输出。特定数量由输入信息数据的长度K和并行度P来决定，特定数量为不小于Κ/P的最小整数。本专利技术采用了迭代算法，利用查表的方式来对常数多项式进行选择，当工本文档来自技高网...
【技术保护点】
一种用于并行BCH编码的电路，其特征在于，包括P个输入支路、寄存器以及与所述P个支路和所述寄存器连接的伽罗华域的加法器，P为并行度，所述每个输入支路包括一选择器以及一异或门，所述异或门的输出作为选择器的选择信号，所述选择器的输出为每个输入支路的输出；当前周期的输入序列{m(p？1)，m(p？2)，....，m(0)}按顺序分别与寄存器上一周期的输出高位对应输入至P个异或门，将异或门运算结果输出至选择器，将P个常数多项式{(xr<<0)mod？g(x)，(xr<<1)mod？g(x)，....，(xr<<(p？1))mod？g(x)}按顺序分别与0输入至P个选择器进行选择，将选择结果作为第一输出；将所述寄存器上一周期的输出向高位移位P位后作为第二输出；第一输出和第二输出进行伽罗华域求和输出至所述寄存器，作为所述寄存器当前周期的输出；所述P个支路、加法器以及所述寄存器经过特定数量次运算，得到最终编码输出。
【技术特征摘要】
【专利技术属性】
技术研发人员：朱丽娟，莫海锋，
申请(专利权)人：记忆科技深圳有限公司，
类型：发明
国别省市：
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