本发明专利技术涉及一种解决CMMB系统中3种不同码率RS码并行编码的方案，其特征在于，所述系统的多码率RS码的并行编码器主要由移位寄存器、8位二输入异或门、求和阵列和乘积选择器四部分组成。所有有限域乘法器共享求和阵列中的255个多输入异或门。每个乘积选择器从中选取8个多输入异或门的输出组成一个有限域乘法器的结果，所有乘积选择器同时完成64个有限域乘法的并行运算。该单一编码器兼容3种码率，控制逻辑简单，能在保持编码速度不变的前提下，极大降低资源需求，具有成本低、功耗小等特点。
【技术实现步骤摘要】
本专利技术涉及移动多媒体广播领域，特别涉及一种CMMB系统中多码率RS码的并行编码方法。
技术介绍
在数字通信系统中，为了提高数据在信道传输过程中的可靠性，往往采用前向纠错技术抵抗噪声和干扰的影响，降低误码率，提高接收质量。里德——索罗门(Reed-Solomon, RS)码具有强大的纠正随机和突发差错的能力，在现代通信系统中得到了广泛的应用。CMMB系统采用了级联码，内码是LDPC码，外码是有限域GF (28)上的(240，k)系统缩短RS码。RS码长恒为n=240字节，码率有4种。需要指出的是，(240，240)RS码无需编 码，实际上只需处理其它3种码率RS码的编码。图I给出了这3种码率下RS码的信息数据字节长度k和校验数据字节长度r=n-k。传统并行RS编码器的结构如图2所示，它主要由移位寄存器、8位二输入异或门和有限域乘法器组成，其实现复杂度在很大程度上取决于有限域乘法器。有限域GF(2m)乘法器的工作原理是，将乘积和被乘数分别表示成IXm阶二进制向量形式a和b，而将乘数表示成mXm阶二进制矩阵形式C，它们之间满足a=bC。众所周知，有限域GF (2m)并行乘法是将bC分解为b与C的m个列向量的内积运算并行完成。当乘数是常数时，内积可简化为矩阵C列向量中所有“I”对应的向量b中元素的求和运算，也就是说，有限域GF(2m)并行乘法可简化为由向量b中元素的m个求和运算并行实现。可见，当乘数是常数时，一个有限域GF(2m)并行乘法器实际上是m个不同的多输入异或门。这里所谓的多输入异或门是指其输入端的数目范围是1、，包括单输入和两输入。注意，单输入异或门实际上是直连线。对于CMMB系统，m=8。RS高速编码的现有解决方案是采用传统的并行RS编码器分别实现3种码率的RS编码。由图I和2可知，这种处理方法共需要(16+48+64)*8=1024个寄存器，涉及16+48+64=128个有限域GF(28)并行乘法器，相当于(16+48+64)*8=1024个多输入异或门。实际应用时，根据RS码率从3种RS编码器选择一个进行编码。综上可见，现有解决方案需要耗费较多的资源，控制逻辑比较复杂。
技术实现思路
针对CMMB多码率RS编码的现有解决方案中存在的实现复杂度高这一技术缺点，本专利技术提供了一种码率可变的高效并行编码方法，使用单一编码器处理多码率RS码，简化控制逻辑，采用多输入异或门复用机制有效降低对寄存器和逻辑资源的需求。如图4所示，基于多输入异或门复用机制的CMMB标准中多码率RS码的并行编码器主要由4部分组成移位寄存器、8位二输入异或门、求和阵列和乘积选择器。有限域乘法器是RS编码器的技术难点，而且在很大程度上决定了实现复杂度。本专利技术使用求和阵列和乘积选择器完成有限域并行乘法的高效实现。所有有限域乘法器共享求和阵列中的255个多输入异或门。每个乘积选择器从中选取8个多输入异或门的输出组成一个有限域乘法器的结果，所有乘积选择器同时完成64个有限域乘法的并行运算。多输入异或门的复用机制能有效减少逻辑资源。本专利技术提供的单一并行编码器能处理多码率RS码，从而简化了控制逻辑，减少了对寄存器的需求。关于本专利技术的优点与精神可通过接下来的专利技术详述及附图得到进一步的了解。附图说明图I给出了 3种码率下RS码的信息数据字节长度和校验数据字节长度；图2是传统并行RS编码器的结构框图； 图3是采用传统并行RS编码器分别实现3种码率RS编码时的乘数常数；图4给出了码率可变的并行RS编码器的结构示意图；图5是求和阵列的构成示意图；图6是多码率RS码高效并行编码器的乘数常数；图7是乘积选择器S1 (O彡I彡15)的结构框图；图8是乘积选择器S1 (16 ^ I ^ 47)的结构框图；图9是乘积选择器S1 (48 ^ I ^ 63)的结构框图；图10比较了 CMMB多码率并行RS编码的两种解决方案的资源需求。具体实施例方式下面结合附图和具体实施例对本专利技术作进一步说明，但不作为对本专利技术的限定。CMMB发射机的基带处理涉及3种码率RS码的编码，如图I所示。如果采用图2所示的传统并行RS编码器分别实现3种码率的RS编码，那么乘数常数gk,d (k=176、192或224，O彡d〈240-k)如图3所示。图4给出了码率可变的并行RS编码器的结构示意图，它主要由移位寄存器、8位二输入异或门、求和阵列和乘积选择器四个功能模块组成。移位寄存器由64个8位寄存器Rtl, R1, , R63级联而成，相邻寄存器之间插入了63个8位二输入异或门。求和阵列对被乘数向量b中的8个元素遍历求和，具体而言，是从b中选取i(l^i^8)个不同的元素进行模2加。由排列组合知识可知，穷举可得到28-1=255个不同的求和表达式，可用255个多输入异或门实现。多输入异或门的输入端数目范围是广8，当只有一个输入端时，单输入异或门实际上是直连线。综上，求和阵列有8个输入端和255个输出端，其内部由255个多输入异或门组成，如图5所示。乘积选择器可同时完成64个有限域GF(28)并行乘法。乘积选择器S1(O ^ I ^ 63)与求和阵列的部分输出端相连，其输入端数目与乘数常数Ckil (k=176、192或224，O ^ I ^ 63)密切相关，工作方式也受控于ck, i。图6给出了码率可变的并行RS编码器的乘数常数ck, 10对比图3和6可知，ck, I与gk, d之间存在一定关系当k=176时，Ck, i=gk, I (O 彡 I 彡 63);当 k=192 时，Ck, ^gkj χ_16 (16 彡 I 彡 63);当 k=224 时，ck, ^gkj ^48(48 ^ I ^ 63)。乘积选择器S1(C) ( I ( 63)的输入端数目取决于3个乘数常数(^,^1^=176、192或224)中的非零个数。当O彡I彡15时，只有C17fu非零，S1有1*8=8个输入端，如图7所示；当16彡I彡47时，C1761和C192a非零，S1有2*8=16个输入端，如图8所示；当48彡I彡63时，3个ck, i全部非零，S1有3*8=24个输入端，如图9所示。乘积选择器S1 (O < I < 63)的输入端与求和阵列的部分输出端相连。如前所述，当乘数是常数时，有限域GF(28)并行乘法可简化为由被乘数向量b中元素的8个求和运算并行实现，而这8个求和运算完全取决于乘数常数对应的二进制矩阵C的8个列向量。这意味着，可根据乘数常数Cka从求和阵列的255个输出端中选择8个组成一次有限域GF (28)并行乘法的结果。在图7、中，乘积选择器S1 (0^1^ 63)的第I组8位输入端取决于乘数常数C176,1 ;乘积选择器S1 (16 < I < 63)的第2组8位输入端取决于乘数常数C192^ ；乘积选择器S1 (48^1^ 63)的第3组8位输入端取决于乘数常数(^4;1。乘积选择器S1 (O < I < 63)的工作方式受控于乘数常数Cu。在图7中，当控制端是C17fu时,乘积选择器S1 (O彡I彡15)的输出等于输入；而当控制端是Cw2a = C2241=O 时，输出全零。在图8中，当控制端是C17fu和C192J时，乘积选择器SJ 16 (本文档来自技高网...
【技术保护点】
一种适合于CMMB标准采用的3种不同码率RS码的并行编码器，对于3种码率，RS码长均为n=240字节，信息数据长度k分别是176、192、224字节，校验数据长度r分别是64、48、16字节，其特征在于，所述并行编码器基于多输入异或门复用机制，主要包括以下部件：移位寄存器，由64个8位寄存器R0,R1，...,R63级联而成；8位二输入异或门，位于寄存器之间，共63个；求和阵列，对被乘数向量b中的8个元素遍历求和；乘积选择器Sl，同时完成64个有限域GF(28)并行乘法，其输入端数目和工作方式与乘数常数ck，l密切相关，其中，0≤l≤63，k=176、192或224。
【技术特征摘要】
【专利技术属性】
技术研发人员：蔡超时，张鹏，杨刚，
申请(专利权)人：苏州威士达信息科技有限公司，
类型：发明
国别省市：
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