【技术实现步骤摘要】
对可变大小分组进行LDPC编码和译码本申请是申请日为2008年1月24日、申请号为200880002904.0、专利技术名称为“对可变大小分组进行LDPC编码和译码”的中国专利申请的分案申请。
概括地说,本专利技术涉及通信,具体地说,涉及用于对数据进行编码和译码的技术。
技术介绍
在通信系统中,发射机可对数据分组进行编码以获取编码比特,对编码比特进行交织,并将交织后的比特映射成调制符号。发射机然后可通过通信信道来处理和发送调制符号。通信信道由于特定的信道响应会使数据传输失真,且由于噪声和干扰而进一步使数据传输衰退。接收机可获取接收到的符号,其可以是所发送调制符号的失真和衰退的版本。接收机可处理接收到的符号以恢复发送的分组。由发射机进行的编码可以使接收机可靠地恢复具有接收到的衰退符号的所发送分组。发射机可基于前向纠错(FEC)编码来进行编码,其中,前向纠错编码在编码比特中生成冗余。接收机可利用冗余来提高恢复所发送分组的可能性。各种类型的FEC编码可用于编码。一些常见类型的FEC编码包括卷积码、Turbo码和低密度奇偶校验(LDPC)码。卷积码或Turbo码可对具有k个信息比特的分组进行编码,并生成具有大约为k个编码比特r倍的编码分组,其中,1/r是卷积码或Turbo码的码率。通过使每个信息比特经过可一次对一个信息比特进行操作的编码器,卷积码可容易地对任意大小的分组进行编码。通过利用可一次对一个信息比特进行操作的两个组成编码器以及可支持不同分组大小的编码交织器,Turbo码还可支持不同的分组大小。LDPC码在一定操作条件下可比卷积码和Turbo码具有更好的性能 ...
【技术保护点】
一种装置,包括:至少一个处理器,用于:基于基本奇偶校验矩阵和一组提升值对分组进行编码或译码,其中所述一组提升值被限制为其每一个提升值是2的不同次幂;以及存储器,其耦合到所述至少一个处理器,并用于存储与所述基本奇偶校验矩阵相关联的参数。
【技术特征摘要】
2007.01.24 US 60/886,4961.一种用于对分组进行编码或译码的装置,包括:用于基于待编码或待译码的分组的分组大小,从其每一个提升值是2的不同次幂的一组提升值中选择一个提升值的模块;用于基于所选择的提升值和所述分组大小,从多个基本奇偶校验矩阵中选择一基本奇偶校验矩阵的模块;以及用于基于所选择的基本奇偶校验矩阵和所选择的提升值对所述分组进行编码或译码的模块其中,所述基本奇偶校验矩阵包括:其中,0是全零的矩阵,其中I是单位矩阵,其中,矩阵M1的宽度和矩阵M2的宽度是基于信息比特和奇偶比特的数量的,并且其中,所述矩阵M1包括:其中,矩阵A的列数与信息比特的数量相对应,并且其中,所述矩阵M2的维数取决于所述矩阵M1。2.根据权利要求1所述的装置,其中,所述一组提升值包括从4、8、16、32、64、128、256、512和1024的组中选择的多个提升值。3.根据权利要求1所述的装置,其中,所述一组提升值包括9个不同的提升值。4.根据权利要求1所述的装置,进一步包括:用于确定所述待编码或待译码的分组的所述分组大小的模块;用于基于所述基本奇偶校验矩阵和所选择的提升值,生成经过提升的奇偶校验矩阵的模块;以及用于基于所述经过提升的奇偶校验矩阵,对所述分组进行编码或译码的模块。5.根据权利要求4所述的装置,其中,所述用于生成所述经过提升的奇偶校验矩阵的模块进一步包括:用于还基于针对所述基本奇偶校验矩阵的非零元素的循环移位值,生成所述经过提升的奇偶校验矩阵的模块。6.根据权利要求1所述的装置,进一步包括:用于针对所述基本奇偶校验矩阵的一列中的2个非零元素,使用循环移位值s和s+L/4来生成与所述基本奇偶校验矩阵和所选择的提升值相对应的经过提升的奇偶校验矩阵的模块,其中,所述列包括至少3个非零元素,并且其中,s是任意值,而L是所选择的提升值。7.根据权利要求1所述的装置,其中,所述提升值是进一步基于所述基本奇偶校验矩阵的信息比特的数量来选择的。8.一种用于对分组进行编码或译码的方法,包括:基于待编码或待译码的分组的分组大小,从其每一个提升值是2的不同次幂的一组提升值中选择一个提升值;基于所选择的提升值和所述分组大小,从多个基本奇偶校验矩阵中选择一基本奇偶校验矩阵;以及基于所选择的基本奇偶校验矩阵和所选择的提升值对所述分组进行编码或译码,其中,所述基本奇偶校验矩阵包括:其中,0是全零的矩阵,其中I是单位矩阵,其中,矩阵M1的宽度和矩阵M2的宽度是基于信息比特和奇偶比特的数量的,并且其中,所述矩阵M1包括:其中,矩阵A的列数与信息比特的数量相对应,并且其中,所述矩阵M2的维数取决于所述矩阵M1。9.根据权利要求8所述的方法,其中,所述一组提升值包括4、8、16、32、64、128、256、512和1024。10.根据权利要求8所述的方法,其中,所述T是下三角矩阵,其中,矩阵B和矩阵D中的每一个的宽度为1,并且其中,矩阵D和矩阵E中的每一个的高度为1。11.一种用于对分组进行编码或译码的装置,包括:用于确定待编码或待译码的分组的分组大小的模块;用于基于所述分组的分组大小,从其每一个提升值是2的不同次幂的一组提升值中选择一个提升值的模块;用于至少部分基于所选择的提升值和所述分组大小,从一组基本奇偶校验矩阵中选择一基本奇偶校验矩阵的模块;以及用于基于经过提升的基本奇偶校验矩阵对所述分组进行编码或译码的模块,所述经过提升的基本奇偶校验矩阵是基于使用提升值对所选择的基本奇偶校验矩阵执行的单个循环提升操作而生成的,其中,所述基本奇偶校验矩阵包括:其中,0是全零的矩阵,其中I是单位矩阵,其中,矩阵M1的宽度和矩阵M2的宽度是基于信息比特和奇偶比特的数量的,并且其中,所述矩阵M1包括:其中,矩阵A的列数与信息比特的数量相对应,并且其中,所述矩阵M2的维数取决于所述矩阵M1。12.根据权利要求11所述的装置,其中,所述一组提升值的至少三个提升值包括至少两个大于32的提升值。13.一种用于对分组进行编码或译码的方法,包括:基于待编码或待译码的分组的分组大小,从其每一个提升值是2的不同次幂的一组提升值中选择一个提升值;至少部分基于所选择的提升值和所述分组大小,从一组基本奇偶校验矩阵中选择一基本奇偶校验矩阵;以及基于经过提升的基本奇偶校验矩阵对所述分组进行编码或译码,所述经过提升的基本奇偶校验矩阵是基于使用所述提升值对所选择的基本奇偶校验矩阵执行的单个循环提升操作而生成的,其中,所述基本奇偶校验矩阵包括:其中,0是全零的矩阵,其中I是单位矩阵,其中,矩阵M1的宽度和矩阵M2的宽度是基于信息比特和奇偶比特的数量的,并且其中,所述矩阵M1包括:其中,矩阵A的列数与信息比特的数量相对应,并且其中,所述矩阵M2的维数取决于所述矩阵M1。14.根据权利要求13所述的方法,其中,所述一组提升值中的第一提升值大于128。15.根据权利要求14所述的方法,其中,所述第一提升值是512。16.根据权利要求13所述的方法,还包括:确定待编码或待译码的所述分组的所述分组大小;以及基于所述基本奇偶校验矩阵和所选择的提升值,来生成经过提升的奇偶校验矩阵。17.根据权利要求16所述的方法,还包括:进一步基于针对所述基本奇偶校验矩阵的非零元素的循环移位值,来生成所述经过提升的奇偶校验矩阵。18.一种用于对分组进行编码或译码的装置,包括:用于确定待编码或待译码的分组的分组大小的模块;用于基于所述分组的分组大小,从其每一个提升值是2的不同次幂的一组提升值中选择一个提升值的模块;用于基于所选择的提升值和所述分组大小,从一组基本奇偶校验矩阵中选择一基本奇偶校验矩阵的模块;用于基于所选择的基本奇偶校验矩阵和所述提升值对所述分组进行编码或译码的模块...
【专利技术属性】
技术研发人员:A·汉德卡尔,T·理查森,
申请(专利权)人:高通股份有限公司,
类型:发明
国别省市:
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