本发明专利技术涉及一种解决QC-LDPC码并行编码的方案，其特征在于，所述QC-LDPC并行编码器主要由寄存器、求和阵列、选择器和b位二输入异或门四部分组成。本发明专利技术提供的QC-LDPC并行编码器，能在保持编码速度不变的条件下有效减少资源需求，具有控制简单、资源消耗少、功耗小、成本低等优点。
【技术实现步骤摘要】
本专利技术涉及通信领域，特别涉及一种通信系统中QC-LDPC码编码器的并行实现方法。
技术介绍
由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。低密度奇偶校验(Low-Density Parity-Check, LDPC)码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC码(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码,其编码可采用移位寄存器加累加器(Shift-Register-Adder-Accumulator ，SRAA)加以实现。SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gi^ (I彡i彡a, I彡j彡t)构成的阵列，t=a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。并行SRAA法完成一次编码需要b+t个时钟周期,需要(ac+t)b个寄存器、acb个二输入与门和acb个二输入异或门。当采用硬件实现高速编码时，如此多的资源需求意味着功耗大、成本高。
技术实现思路
针对QC-LDPC码高速编码的现有实现方案中存在的资源需求量大缺点，本专利技术提供了一种基于求和矩阵的并行编码方法，能在保持编码速度不变的前提下，减少资源需求。如图I所示，QC-LDPC码的并行编码器主要由4种功能模块组成寄存器、求和阵列、选择器和b位二输入异或门。整个编码过程分4步完成第I步，输入信息向量S，保存至寄存器R1 Ra，清零寄存器Ra+1 Rt ;第2步，寄存器R1 Ra各自串行循环左移I次，选择器M1 M。分别从求和阵列的输出端中选择b个,共同构成向量(S1, k, s2，k, *··, sa；k)(I ^ k ^ b)与块首行矩阵F的乘积，b位二输入异或门A1 (I ^ I ^ c)将乘积的第I段b比特与寄存器Ra+1串行循环左移I次的结果相加，和存回寄存器Ra+1 ;第3步，以I为步长递增改变k的取值，重复第2步b次；第4步，并行输出码字V= (S，P)。本专利技术提供的QC-LDPC并行编码器，能在保持编码速度不变的前提下有效减少资源需求，从而达到降低硬件成本和功耗的目的。关于本专利技术的优点与精神可通过接下来的专利技术详述及附图得到进一步的了解。附图说明图I是QC-LDPC码的并行编码器整体结构；图2是求和阵列的构成示意图；图3比较了传统的并行SRAA法与本专利技术的资源消耗。具体实施例方式下面结合附图和具体实施例对本专利技术作进一步说明，但不作为对本专利技术的限定。QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一行都是上一行(首行是末行)循环右移一位的结果；从列的角度看，循环矩阵的每一列都是前一列(首列是末列)循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成的集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gi,」(I彡i彡a, I彡j彡t)构成的阵列I O …O Gla+l GLa+2 …Gu O I …O G2a+lG2a+2■·· G2tO =..... .(I) · · * · * * * O O …I G11 a+lGuo+2…Ge’t_G (或H)的连续b行和b列分别被称为块行和块列。假设gu(I ^a, a+1^ t)是循环矩阵Gy.的首行，那么可按照如下方式定义aXbc阶块首行矩阵F SlM+l SiM+2 ·** SlJ &σ· · · a f = . . ·· : (2) _Sa,a+l Sa,a+2Saj _F是由生成矩阵G后c块列中所有循环矩阵的首行构成的，可视为由be个a维列向量组成的。生成矩阵G对应码字V= (s’ P)，G的前a块列对应的是信息向量S，后c块列对应的是校验向量P。以b比特为一段,信息向量s被等分为a段，即s=(si, S2，…，sa);校验向量P被等分为c段，即p=(Pd p2，…，p。)。对于第i (I彡i彡a)段信息向量Si,有Si_ ^Si, I) Si,2> …，Si，b)。由式(I)、⑵和循环矩阵的特点，图I给出了 QC-LDPC码的并行编码器，它主要由寄存器、求和阵列、选择器和b位二输入异或门四种功能模块组成。寄存器R1 Ra用于缓存信息向量S= (Sl，S2, -,Sa)，寄存器Ra+1 Rt用于计算和存储校验向量P= (P1, P2, ···, Pc)。求和阵列对并行输入的a位信息比特Su，s2；k,…，sa，k (I ^ k ^ b)进行求和，具体而言，是从中选取m (Ia)个不同的元素进行模2加。由排列组合知识可知，穷举可得到2a-l个不同的求和表达式。2a-l个求和表达式可用2a-l个多输入异或门加以实现。多输入异或门的输入端数目范围是1、，当只有一个输入端时，单输入异或门实际上是直连线。综上，求和阵列有a个输入端和2a-l个输出端，其内部由2a-l个多输入异或门组成，如图2所示。选择器札 化在求和阵列运算结果的基础上，完成向量(Sl，k，s2, k, -,sa,k)(I <k<b)与块首行矩阵F的并行乘法。选择器M1 (1<1<()从求和阵列的23-1个输出端中选择b个，以构成向量(Sl，k，S2,k,…，sa，k)与块首行矩阵F乘积的第I段b比特，选择方式完全取决于F的be个列向量。b位二输入异或门A1 (I彡I彡c)将向量(S1, k，s2，k，···, sa；k) (I彡k彡b)与块首行矩阵F乘积的第I段b比特累加到寄存器Ra+1中。本专利技术提供了一种QC- LDPC码的并行编码方法，结合QC-LDPC码的并行编码器(如图I所示)，其编码步骤描述如下第I步，输入信息向量s，保存至寄存器R1 Ra，清零寄存器Ra+1 Rt ；第2步，寄存器R1 Ra各自串行循环左移I次，选择器M1 M。分别从求和阵列的输出端中选择b个,共同构成向量(Su, s2，k, *··, sa；k) (I彡k彡b)与块首行矩阵F的乘积，b位二输入异或门A1 (I彡I彡c)将乘积的第I段b比特与寄存器Ra+1串行循环左移I次的结果相加，和存回寄存器Ra+1 ;第3步，以I为步长递增改变k的取值，重复第2步b次，完成后，寄存器R1 Ra存储的是信息向量S= (Sl，S2,…，Sa)，寄存器Ra+1 Rt存储的是校验向量P= (Pl，P2,…，P。)；第4步，并行输出码字V= (S，P)。从以上步骤不难看出，整个编码过程共需b+t个时钟周期，这与传统的并行SRAA法完全相同。图3比较了传统的并行SRAA法与本专利技术的资源消耗。从图3可清楚看到，本专利技术无需与门，使用了较少的寄存器。综上可见，与传统的并行SRAA法相比，本专利技术保持了编码速度，具有控制简单、资源消耗少、功耗小、成本低等优点。以上所述的实施例，只是本专利技术较优选的具体实施方式，本领域的技术人员在本专利技术技术方案范围内进行的通常变化和替换都应包含在本文档来自技高网...
【技术保护点】
一种QC？LDPC码的并行编码器，QC？LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵Gi,j构成的阵列，其中，a、t、b是正整数，c=t？a，1≤i≤a，1≤j≤t，生成矩阵G对应码字v=(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s1,s2,…,sa)，第i段信息向量si=(si,1,si,2，…,si,b)，校验向量p被等分为c段，即p=(p1,p2,…,pc)，其特征在于，所述编码器包括以下部件：寄存器R1～Rt，寄存器R1～Ra用于缓存信息向量s=(s1,s2,…,sa)，寄存器Ra+1～Rt用于计算和存储校验向量p=(p1,p2,…,pc)；求和阵列，对并行输入a位信息比特s1,k，s2,k，…,sa,k进行组合求和，其中，1≤k≤b；选择器M1～Mc，在求和阵列运算结果的基础上，完成向量(s1,k，s2,k，…,sa,k)与块首行矩阵F的并行乘法；b位二输入异或门A1～Ac，Al将向量(s1,k，s2,k，…,sa,k)与块首行矩阵F乘积的第l段b比特累加到寄存器Ra+1中，其中，1≤l≤c。
【技术特征摘要】
【专利技术属性】
技术研发人员：蔡超时，张鹏，杨刚，
申请(专利权)人：苏州威士达信息科技有限公司，
类型：发明
国别省市：
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