一种带有增强型上部接头结构的半导体结型势垒肖特基二极管。参照X-Y-Z坐标系，结型势垒肖特基二极管具有平行于X-Y平面的半导体衬底。位于半导体衬底上方的有源器件区，具有带有Z-方向电流的结型势垒肖特基二极管。半导体衬底上方的外围保护区包围着有源器件区。有源器件区具有有源下部半导体衬底以及在有源下部半导体结构上方的增强型有源上部接头结构。增强型有源上部接头具有顶部接触金属，向下延伸，并与增强型上部接头结构的底部电传导；顶部接触金属内嵌入的底部支撑结构由硬材料制成，嵌入底部支撑结构向下延伸到增强型上部接头结构的底部。当结型势垒肖特基二极管封装时，在顶部接触金属上方一旦产生接合力，那么嵌入底部支撑结构就会增强增强型上部接头结构抵御顶部接触金属可能的细微破裂，降低结型势垒肖特基二极管的漏电流。
【技术实现步骤摘要】
本专利技术主要涉及半导体器件结构领域。更确切的说，本专利技术是关于制备一种用于芯片后封装的集成支撑结构的结型势垒肖特基二极管的器件结构及其制备方法。
技术介绍
与半导体-半导体P-N结型二极管相比，肖特基二极管是一种金属-半导体结型二极管，带有非常理想的低正向电压降。肖特基二极管的另一个重要的优势在于，作为一个“多数载流子”半导体器件，它的反向恢复时间很短。这就意味着，例如，如果肖特基二极管的半导体本体掺杂的N-型，那么在器件正常运行时，起主要作用的仅仅是N-型载流子(移动的电子)。图I表示一个示例，原有技术的半导体结型势垒肖特基(JBS-SKY) 二极管10。参见附加的X-Y-Z笛卡尔坐标系，原有技术的结型势垒肖特基二极管10具有以下主要部分 半导体衬底(SCST) 12，其主平面平行于X-Y平面。在半导体衬底12上方的有源器件区(A⑶Z)20。有源器件区20具有一个内置的结型势垒肖特基二极管24，其主器件电流平行于Z-轴。在半导体衬底12上方的外围保护区(PRGZ) 40。尽管，为了避免不必要的繁琐细节，原有技术的结型势垒肖特基二极管10的右侧没有在此处表示出，但是本领域的技术人员应明确外围保护区40位于有源器件区20的附近及周围，设计外围保护区40以便维持结型势垒肖特基二极管10的低漏电流和高击穿电压。有源器件区20具有有源下部半导体衬底(ALSS) 22以及有源下部半导体结构22上方的有源上部接头结构(UCS) 26，有源下部半导体结构22和上部接头结构26之间的结构成上述结型势垒肖特基二极管24。对于这些主要部分的详细说明，半导体衬底12为带有重掺杂浓度的N++型导电性。有源下部半导体结构22具有一个N-型半导体漂流层(SDFL) 22a，延伸到外围保护区40中，并穿过外围保护区40，有源下部半导体结构22的顶面还包括，沿X-Y平面，多个在半导体漂流层22a中的P+型表面结型势垒腔(SJBP)22b，从而构成带有半导体漂流层22a的结型势垒肖特基二极管24的结型势垒部分。与之对应，外围保护区40具有多个外围保护环(PPGR)22c，除了延伸到外围保护区40并因此形成图案之外，外围的保护环22c都是由与表面结型势垒腔22b相同的材料制成的，并且在与表面结型势垒腔22b同一高度上的横截面。位于半导体漂流层22a上方的外围保护区40上部，具有多个硬掩膜环(HMRG)29a，沿X-Y平面，与外围的保护环22c互为交替设置。外围保护区40的上部也包括一个保护环钝化层(GRPL) 29b，位于硬掩膜环29a上方，并覆盖硬掩膜环29a。在这种情况下，保护环钝化层29b是由低温氧化物-磷硅酸盐(LTO-BPSG)回流玻璃制成的。原有技术的上部接头结构2具有一个简单的顶部接触金属(TPCM)26a。上部接头结构26的底部包括一个中间势垒金属层(BRML) 28，位于顶部接触金属26a和底部和有源下部半导体结构22的顶面之间。中间势垒金属层28与有源下部半导体结构22的顶面部分一起，构成内置的结型势垒肖特基二极管24的肖特基结部分。重要的是，中间势垒金属层28也作为一个势垒，防止顶部接触金属2a扩散到有源下部半导体结构22的顶面部分中，从而造成中毒。在原有技术的结型势垒肖特基二极管10上方的是顶部器件钝化层(TDPL)30。顶部器件钝化层30覆盖着有源器件区20和外围保护区40，沿X-Y平面在预设位置上，形成带有一个或多个顶部垫开口(TPO) 30a低端图案，以便在原有技术的结型势垒肖特基二极管10的后续封装时，接收向下的机械接合压力2，例如通过引线接合。材料示例，顶部器件钝化层30可以由氧化硅、氮化硅或聚酰亚胺制成。原有技术的结型势垒肖特基二极管10的可靠性问题，在于它的制备后封装。更确切地说，伴随引线接合产生的接合力，如图中用向下的机械接合力2表示，可以在顶垫开口 30a的底部导致顶部接触金属26a的细微破裂，反而使金属扩散，污染有源下部半导体结构22顶部中的半导体材料，从而降低原始的肖特基结型势垒高度。单纯的后果是使封装后的原有技术结型势垒肖特基二极管10具有无法接受的高器件漏电流(IDSS)。鉴于该问题，为了封装后的可靠性问题，我们必须改进原有技术的结型势垒肖特基二极管10。
技术实现思路
本专利技术提出了一种带有增强型上部接头结构(EUCS)的半导体结型势垒肖特基二极管。结型势垒肖特基二极管包括，参照X-Y-Z笛卡尔坐标系，其主平面半导体衬底平行于X-Y平面，半导体衬底上方的有源器件区具有一个内置的结型势垒肖特基二极管，其主器件电流平行于Z-轴，半导体衬底上方的外围保护区位于有源器件区的附近及周围，配置外围保护区用于提高内置的结型势垒肖特基二极管的击穿电压。有源器件区包括一个有源下部半导体结构以及一个位于有源下部半导体结构上方的增强型有源上部接触结构，有源下部半导体结构和增强型上部接头结构之间的结构成结型势垒肖特基二极管。增强型上部接头结构包括一个顶部接触金属向下延伸，并与增强型上部接头结构的底部导电，嵌入式底部支撑结构(EBSS)嵌在顶部接触金属中，并向下延伸到增强型上部接头结构底部，增强型上部接头结构由硬材料制成。在后续封装结型势垒肖特基二极管时，顶部接触金属上一旦产生向下的机械接合力，嵌入底部支撑结构将增强顶部接触金属应对其他方式潜在的细微破裂，降低内置的结型势垒肖特基二极管的漏电流。在一个优选的实施例中，结型势垒肖特基二极管还包括一个中间势垒金属层，在顶部接触金属的底部和有源下部半导体结构的顶面之间。中间势垒金属层与有源下部半导体结构的顶面部分一起构成内置的结型势垒肖特基二极管的肖特基二极管部分，中间势垒金属层还作为势垒，防止顶部接触金属扩散有源下部半导体结构的顶面部分中，导致其中毒。在一个优选的实施例中，硬嵌入底部支撑结构材料为绝缘体，包括一个各自向下的指示嵌入底部支撑结构隆起的二维栅格，顶部接触金属的下部含有一个向下指示的顶部接触金属手指的栅格，互补并且嵌入各自的嵌入底部支撑结构隆起，从而在整个有源器件区上，从顶部接触金属和有源下部半导体结构的顶面部分之间，构成一个二维栅格接头。在一个优选的实施例中，中间势垒金属层为双层，含有一个下部势垒金属层(LBML)，在整个有源器件区上沿X-Y平面延伸，以及一个上部势垒金属层(UBML)，在下部势垒金属层上方仅仅在整个顶部接触金属手指的X-Y覆盖区上延伸，从而使双势垒金属层仅处于顶部接触金属手指下方，这正是最需要它们的地方。在一个优选的实施例中，硬绝缘嵌入底部支撑结构材料为低温氧化物-磷硅酸盐(LTO-BPSG)回流玻璃，或四乙 基原硅酸盐(TE0S)，外围保护区包括一个外围的上部支撑结构(PUSST)，除了延伸到外围保护区中并形成图案之外，都是由与嵌入底部支撑结构隆起相同的材料制成的，并且在与嵌入底部支撑结构隆起处于同一高度上的横截面。在一个优选的实施例中，增强型上部接头结构还包括一个顶部器件钝化层，覆盖着有源器件区和外围保护区，沿X-Y平面在预设位置处带有一个或多个顶部垫开口的图案，用于在结型势垒肖特基二极管的后续封装时接收向下的机械接合力。在一个优选的实施例中，分离向上的指示嵌入底部支撑结构隆起的二维栅格配置成几何图形，使每个顶垫开口下方仅有本文档来自技高网...
【技术保护点】
一种带有增强型上部接头结构的半导体结型势垒肖特基二极管，其特征在于，参照X？Y？Z笛卡尔坐标系，该结型势垒肖特基二极管包含：一个半导体衬底，其主平面平行于X？Y平面；一个有源器件区，在半导体衬底上方，具有一个内置的结型势垒肖特基二极管，其主器件电流平行于Z？轴；一个外围保护区，在半导体衬底上方，处于有源器件区附近并包围有源器件区，所述的外围保护区结构用于提高内置的结型势垒肖特基二极管的击穿电压；所述的有源器件区包括一个有源下部半导体结构以及一个位于该有源下部半导体结构之上的增强型有源上部接头结构，有源下部半导体结构和增强型上部接头结构之间的结构构成所述的结型势垒肖特基二极管；所述的增强型上部接头结构包含：一个顶部接触金属，向下延伸并与增强型上部接头结构的底部电传导；以及一个嵌入底部支撑结构，由硬材料制成并嵌入顶部接触金属内，所述的嵌入底部支撑结构还向下延伸到增强型上部接头结构底部；以至于在结型势垒肖特基二极管的后续封装时，一旦在顶部接触金属上产生向下的机械接合力，那么嵌入底部支撑结构将用于加强增强型上部接头结构抵御顶部接触金属可能的细微破裂，降低内置的结型势垒肖特基二极管的漏电流。
【技术特征摘要】
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【专利技术属性】
技术研发人员：安荷·叭剌，潘继，伍时谦，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：
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