具有双面场板的晶体管元件及其制造方法技术

本发明专利技术公开一种具有双面场板的晶体管元件及其制造方法，该晶体管元件包括外延堆叠层、源极、漏极、栅极、第一场板以及第二场板。外延堆叠层具有第一表面与第二表面。源极、漏极与栅极位于外延堆叠层上，且栅极位于源极与漏极之间。第一场板位于外延堆叠层的第一表面的一侧，电性连接源极，且覆盖于栅极上方并延伸至栅极与漏极之间。第二场板位于外延堆叠层的第二表面的一侧，电性上述连接源极，且至少延伸覆盖栅极与漏极之间的外延堆叠层上方。

【技术实现步骤摘要】

本专利技术涉及ー种具有双面场板(Double-side Field Plates)的半导体化合物晶体管元件的及其制造方法，且特别是涉及双面场板结构的氮化镓晶体管元件及其制造方法。
技术介绍
传统的水平式氮化镓ニ维电子气(2DEG)结构的高电子迁移 率(High ElectronMobility Transistor, HEMT)元件在操作时,横向电场会在栅极与漏极之间会产生崩溃区域。对于栅极与漏极之间的区域的崩溃电压的提升，目前透过栅极与漏极间场板结构的设置以及偏压的施加，以在栅极与漏极间之间增加一个电场分布尖端值，改变电场在元件中的分布，进而提升崩溃电压。如美国专利公开第2009/0236635号披露。此外，为了减少水平式氮化镓ニ维电子气结构的高电子迁移率元件在操作时纵向电场的效应，典型的做法是透过外延层的总厚度的増加来提升元件的崩溃电压。然而，由于外延层的总厚度不易达到10 y m以上且制造成本较高，因此，2DEG-HEMT元件其纵向电场的效应仍有待解決。
技术实现思路
本专利技术提供ー种具有双面场板的晶体管元件，其可以减缓纵向电场的效应，提升元件的崩溃电压。本专利技术提供ー种具有双面场板的晶体管元件的制造方法，其可以透过简单的エ艺来减缓纵向电场的效应，提升元件的崩溃电压。本专利技术提出ー种具有双面场板的晶体管元件，包括外延堆叠层、源极、漏扱、栅极、第一场板与第二场板。外延堆叠层包括第一表面与第二表面。源极、漏极以及栅极位于第一表面上，且栅极位于源极与漏极之间。第一场板位于第一表面的ー侧，与源极、漏极以及栅极不同平面，电性连接源极，覆盖栅极并延伸至栅极与漏极之间。第二场板位于第二表面的ー侧，电性连接源极。本专利技术还提出ー种具有双面场板的晶体管元件，包括外延堆叠层、源极、漏极、栅极、第一场板与第二场板。外延堆叠层包括第一表面与第二表面。源极、漏极以及栅极，位于第一表面上，栅极位于源极与漏极之间。第一场板位于第一表面的ー侧，与源极、漏极以及栅极不同平面，电性连接源极，覆盖栅极并延伸至栅极与漏极之间。第二场板位于第二表面的ー侧，电性连接漏扱。本专利技术又提出ー种具有双面场板的晶体管元件的制造方法，包括在第一基板上成长外延堆叠层，外延堆叠层暴露出第一表面。形成源极、漏极以及栅极于第一表面，栅极位于源极与漏极之间。形成第一场板覆盖栅极，第一场板与源极、漏极以及栅极不同平面，第一场板电性连接源极且不电性连接栅极，并延伸至栅极与漏极之间。将第一表面连接至第ニ基板。移除第一基板以在外延堆叠层暴露出第二表面。于外延堆叠层中形成第一内连线结构，电性连接源极。形成第二场板于第二表面，第二场板电性连接第一内连线结构。第一场板与第二场板间包括栅极与源扱。本专利技术另提出ー种具有双面场板的晶体管元件的制造方法，包括在第一基板上成长外延堆叠层。外延堆叠层暴露出第一表面。形成源极、漏极以及栅极于第一表面，栅极位于源极与漏极之间。形成第一场板覆盖栅极，第一场板与源极、漏极以及栅极不同平面，第一场板电性连接源扱，并延伸至栅极与漏极之间。将第一表面连接至第二基板。移除第一基板以在外延堆叠层暴露出第二表面。于外延堆叠层中形成内连线结构，电性连接漏扱。形成第二场板于第二表面,第二场板电性连接内连线结构。第一场板与第二场板间包括栅极与漏极。基于上述，本专利技术的晶体管元件具有双面场板，其制造方法简单，可以在外延堆叠层的总厚度无法有效增加的情况下，减缓纵向电场的效应，提升元件的崩溃电压。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。 附图说明图IA至IG-I为依照本专利技术第一实施例所绘示的ー种具有双面场板的耗层型晶体管元件的制造方法流程剖面示意图。图1G-2为依照本专利技术第二实施例所绘示的ー种具有双面场板的耗层型晶体管元件的剖面示意图。图IH为依照本专利技术第三实施例所绘示的ー种具有双面场板的耗层型晶体管元件的剖面示意图。图2A至2G-1为依照本专利技术第四实施例所绘示的ー种具有双面场板的增强模式晶体管元件的制造方法流程剖面示意图。图2G-2为依照本专利技术第五实施例所绘示的ー种具有双面场板的增强模式晶体管元件的剖面示意图。图2H为依照本专利技术第六实施例所绘示的ー种具有双面场板的增强模式晶体管元件的剖面示意图。图3A至3G-1为依照本专利技术第七实施例所绘示的ー种具有双面场板的金属氧化物半导体高电子迁移率混合式元件的制造方法流程剖面示意图。图3G-2为依照本专利技术第八实施例所绘示的ー种具有双面场板的金属氧化物半导体高电子迁移率混合式元件的剖面示意图。图3H为依照本专利技术第九实施例所绘示的ー种具有双面场板的金属氧化物半导体高电子迁移率混合式元件的剖面示意图。附图标记说明10 :第一基板18 u-AIGaN 层Ila:第一表面20 :源极Ilb:第二表面22 :漏极11 :外延堆叠层23 :第一凹槽12 :缓冲层24 :栅极14 :半导体层25 :第二凹槽15 :异质结构26-1 :第一保护层16 =U-GaN 层26_2 :第二保护层26-3 :第三保护层40 :第二基板26-4:第四保护层42:金属阻绝层26-5 :第五保护层44 :粘着层28 :第一场板46 :底胶层28-1 :漏极的金属电极上层48:接触窗开ロ 49a :第一内连线结构50 :第二场板49b :第二内连线结构51 :第三场板30:绝缘散热层52:第四场板32:晶体管元件具体实施例方式图IA至IG为依照本专利技术第一实施例所绘示的ー种具有双面场板的耗层型晶体管元件的制造方法流程剖面示意图。图1G-2为依照本专利技术第二实施例所绘示的ー种具有双面场板的耗层型晶体管元件的剖面示意图。图IH为依照本专利技术第三实施例所绘示的ー种具有双面场板的耗层型晶体管元件的剖面示意图。在以下的实施例中，相同材料的膜层或构件以相同的兀件符号来表不。请參照图1A，在第一基板10上形成外延堆叠层11。第一基板10可以是硅基板(Silicon)或蓝宝石基板(sapphire)。外延堆叠层11的材料为半导体，例如是III-V族化合物半导体。在第一实施例中，外延堆叠层11包括缓冲层12、半导体层14以及异质结构15，依序堆叠于第一基板10上，但并不以此为限。缓冲层12可以是III-V族化合物半导体，例如是GaN型的缓冲层(GaN based buffer layer)或是AlN型的缓冲层。缓冲层12的形成方法例如是有机金属化学气相沉积法(Metal-organic Chemical Vapor Deposition,MOCVD)或是分子束外延(Molecular beam epitaxy, MBE)。半导体层14可以是p型GaN、无掺杂氮化镓(U-GaN)。p型GaN的掺杂例如是镁，掺杂浓度例如是I X IO16 3 X 1017/cm3。P型GaN层与U-GaN层的形成方法例如是MOCVD或是MBE。缓冲层12与半导体层14的厚度例如是约为I至9微米。在晶体管元件运作时，可以在异质结构15中产生ニ维电子气(Two-dimensional electron gas)沟道。在本实施例中，异质结构15包括u-GaN层16以及U-AlGaN层18。U-GaN层16的形成方法例如是MOCVD或是MBE，厚度例如是约为50 150nm本文档来自技高网...

【技术保护点】
一种具有双面场板的晶体管元件，包括：外延堆叠层，包括第一表面、第二表面；源极、漏极以及栅极，位于该第一表面上，其中该栅极位于该源极与该漏极之间；第一场板，位于该第一表面的一侧，与该源极、该漏极以及该栅极不同平面，该第一场板电性连接该源极，覆盖该栅极并延伸至该栅极与该漏极之间；以及第二场板，位于该第二表面的一侧，电性连接该源极。

【技术特征摘要】
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【专利技术属性】
技术研发人员：郭威宏，林素芳，宣融，
申请(专利权)人：财团法人工业技术研究院，
类型：发明
国别省市：