一种压变存储技术的NMOS器件制作方法技术

本发明专利技术提供了一种SMT制作NMOS的方法，在晶片的器件面和背面沉积氮化硅层后，经过尖峰退火使氮化硅层对栅极压应力后，在晶片背面的氮化硅层表面形成二氧化硅保护层，最后湿法刻蚀去除晶片器件面的氮化硅层。本发明专利技术提出方法在完全去除氮化硅层的同时减小晶片器件面硅衬底损伤的前提下，保护晶片背面的氮化硅层不被湿法刻蚀去除，具有制作成本低，有利于修复栅极电介质层完整性失效的优点。

【技术实现步骤摘要】

本专利技术涉及一种半导体制造方法，特别涉及一种压变存储技术的NMOS器件制作方法。
技术介绍
目前，半导体制造工业主要在硅衬底的晶片(wafer)器件面上生长器件，以金属氧化物半导体场效应管(Metal-Oxide Semiconductor Field EffectTransistor, M0S)为例，MOS器件结构包括有源区、源极、漏极和栅极，其中，所述有源区位于硅衬底中，所述栅极位于有源区上方，所述层叠栅极106两侧的有源区分别进行离子注入后形成源极和漏极，栅极下方具有导电沟道，所述栅极和导电沟道之间有栅极电介质层。根据导电沟道中多数载流子的类型，将MOS分为多数载流子为空穴的PMOS和多数载流子为电子的NMOS。NMOS制作的具体步骤为首先，将硅衬底通过掺杂分别成为以电子为多数载流子的(n型)硅衬底 或以空穴为多数载流子的(P型)硅衬底之后，在n型硅衬底或p型硅衬底中制作浅沟槽隔离(STI) 101，将硅衬底隔离为彼此独立的有源区；然后在STI两侧用离子注入的方法形成空穴型掺杂扩散区(P阱)102，接着在P阱102位置的wafer器件面依次制作由栅极电介质层104和栅极105组成的层叠栅极106最后在P阱102中分别制作位于层叠栅极106两侧的源极和漏极(图中未画出)，得到如图I所示的NMOS器件结构。NMOS器件结构还包括在层叠栅极106壁形成环绕层叠栅极106的氮氧化物(二氧化硅和氮化硅)侧墙(spacer) 107，Spacerl07 一方面可以保护栅极，另一方面可以防止源、漏极注入与导电沟道过于接近而产生漏电流甚至源漏之间导通。同时，为减小栅极接触孔、源极接触孔和漏极接触孔的欧姆接触电阻，在源、漏极注入之后，会在栅极顶部以及源极、漏极上生长金属硅化物(如镍化硅层或钛化硅层)，因此要求源、漏极区域的硅衬底表面的完整性不被破坏。随着半导体制造技术的进步，压应变存储技术(Stress MemorizationTechnique,SMT)能够有效提高NMOS的性能从而改善NMOS的性能。实验表明，如果在NMOS的栅极105上方生长具有压应力的氮化硅层，经过尖峰退火(spike anneal)步骤后,氮化娃层能够对栅极施加更大的压应力，从而进一步提高NMOS的性能。下面结合附图分别介绍两种采用SMT的NMOS制造方法。结合图3 图5的现有技术的SMT制作NMOS的剖面示意图，详细说明如图2所示的现有技术中SMT的NMOS制作方法，具体步骤如下。如图3所示，晶片的硅衬底中具有的STllOl将硅衬底隔离成若干个有源区，在硅衬底两个相邻有源区的器件面分别具有制作完成的NMOS器件，其中，NMOS器件的结构包括硅衬底中形成的P阱102，硅衬底器件面依次生长的栅极电介质层104和栅极105组成的层叠栅极106，以及包围层叠栅极106的侧墙107和分别位于层叠栅极106两侧硅衬底中的源极和漏极(图中源极和漏极未画出)。步骤201、晶片器件面沉积第一氮化硅(SIN)层，晶片背面沉积第二 SIN层；本步骤中，晶片在炉管中同时沉积第一 SIN层108和第二 SIN层109，得到如图3所示的NMOS器件剖面示意图。步骤202、晶片 spike anneal ；本步骤中，第一 SIN层108的原子在spike anneal 110过程中重新排列得更加紧密，从而对NMOS栅极105施加更大的压应力，得到如图4所示的NMOS器件剖面示意图。其中，第一 SIN层108对NMOS的栅极施加的压应力会增加NMOS导电沟道内电子的迁移率，提高NMOS的导电能力。步骤203、湿法刻蚀去除第一 SIN层和第二 SIN层。本步骤中，湿法刻蚀能够同时去除晶片器件面沉积的第一 SIN层108和晶片背面沉积的第二 SIN层109，得到如图5所示的NMOS器件剖面示意图。湿法刻蚀的刻蚀溶液可以对第一 SIN层110和晶片多晶硅的刻蚀速率比大的刻蚀溶液，根据第一SIN层108的厚度和刻蚀溶液对第一 SIN层108的刻蚀速率确定刻蚀时间。例如采用温度范围是100 250 摄氏度的热磷酸溶液，选择湿法刻蚀时间范围是30秒 10分钟，保证完全去除第一 SIN层108。但是，选择湿法刻蚀的方法各有利弊优点在于，由于湿法刻蚀的刻蚀速率各向同性的特点，根据第一 SIN层108厚度和湿法刻蚀的刻蚀速率，通过控制湿法刻蚀时间，能够完全均匀地去除晶片器件面的第一 SIN层108 ;缺点在于，在湿法刻蚀去除第一 SIN层108的同时，晶片背面沉积的第二 SIN层109也会被去除，但是，实验表明，晶片背面沉积的第二 SIN层109 —方面能够对晶片施加压力，从而改善晶片器件面生长的栅极电介质层和栅极之间的接触；另一方面还能防止电流穿过栅极电介质层，以上两方面均能有效改善栅极电介质层完整性失效(GOI fail, gate oxide integrity fail)的问题。因此在去除第一 SIN层108的同时并不希望去除第二 SIN层109。为了保留晶片背面沉积的第二 SIN层不被去除，现有技术中提出了将步骤203改为用干法刻蚀去除晶片器件面沉积的第一 SIN层108的方法。该步骤虽然能够保留第二 SIN层109，但是由于干法刻蚀各向异性的刻蚀速率决定了无法均匀去除晶片器件面沉积的第一 SIN层108。现有技术用终点检测法控制干法刻蚀的时间，当干法刻蚀完全去除栅极105上方和层叠栅极106两侧的源、漏极区域的娃衬底表面的第一 SIN层108时，spacer表面还有第一 SIN层108残留。因此，如果要去除残留在spacer表面的第一 SIN层108，还需要对晶片器件面进行过刻蚀，根据以往的经验，控制过刻蚀的时间范围在干法刻蚀所用时间的50%到100%，保证完全去除残留在spacer表面氮化硅/ 二氧化硅。因此，在过刻蚀去除spacer表面第一 SIN层108的同时,又不可避免地对NMOS有源区的娃衬底表面造成损伤。综上所述，现有技术无论采用干法刻蚀或者湿法刻蚀去除晶片器件面沉积的第一SIN层都无法在不破坏晶片背面沉积的氮化硅层的前提下，达到完全去除晶片器件面SIN层的同时又不损伤NMOS有源区的硅衬底表面的效果。
技术实现思路
有鉴于此，本专利技术解决的技术问题是在尖峰退火后，在不破坏晶片背面沉积的氮化硅层的前提下，无法实现在完全去除晶片器件面沉积的氮化硅层的同时，又不损伤NMOS有源区的娃衬底。一种压变存储技术的NMOS器件制作方法，应用在具有硅衬底和NMOS器件的晶片上；在所述晶片器件面沉积第一氮化硅层，在所述晶片背面沉积第二氮化硅层，所述晶片尖峰退火后，该方法还包括所述第一氮化硅层上沉积第一二氧化硅层，所述第二氮化硅层上沉积第二二氧化娃层;干法刻蚀去除所述第一二氧化娃层,露出第一氮化娃层；湿法刻蚀去除所述第二氮化硅层。所述沉积第一、第二二氧化硅层是在炉管中沉积，所述炉管中通入氧气，所述炉管中的温度范围是400到1150°C。所述氧气与氮气混合，所述氧气和氮气的体积比范围是I : 50到I : I。 所述沉积第一和第二二氧化硅层的厚度范围是10埃到200埃。所述干法刻蚀对第一二氧化硅层和第一氮化硅层的刻蚀速率比范围是10 I到20 : I。所述湿法刻蚀所用的本文档来自技高网...

【技术保护点】
一种压变存储技术的NMOS器件制作方法，应用在具有硅衬底和NMOS器件的晶片上；在所述晶片器件面沉积第一氮化硅层，在所述晶片背面沉积第二氮化硅层，所述晶片尖峰退火后，其特征在于，该方法还包括：所述第一氮化硅层上沉积第一二氧化硅层，所述第二氮化硅层上沉积第二二氧化硅层；干法刻蚀去除所述第一二氧化硅层，露出第一氮化硅层；湿法刻蚀去除所述第二氮化硅层。

【技术特征摘要】

【专利技术属性】
技术研发人员：李凡，张海洋，黄怡，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：