通过CVD蚀刻与淀积顺序形成的CMOS晶体管结区制造技术

本发明专利技术是对换置源-漏CMOS晶体管工艺的补充。处理工序可包括用一组设备在衬底材料中蚀刻一凹槽，然后在另一组设备中进行淀积。公开了一种在不暴露于空气的条件下、在同一反应器中进行蚀刻及后续淀积的方法。相对于“异处”蚀刻技术，用于交换源-漏应用的“原处”蚀刻源-漏凹槽具有若干优点。晶体管驱动电流通过下列方式获得了提高：(1)当蚀刻中表面暴露于空气时，消除硅-外延层界面的污染，以及(2)精确控制蚀刻凹槽的形状。淀积可通过包括选择性和非选择性方法的多种工艺来完成。在等厚淀积中，还提出了一种避免性能临界区中的非晶态淀积的方法。

【技术实现步骤摘要】

本专利技术涉及电路器件和电路器件的制造与结构。
技术介绍
衬底上的电路器件(例如，半导体(例如硅)衬底上的集成电路(IC)晶体管、电阻器、电容器等)性能的增强，通常是那些器件的设计、制造和运行过程中所考虑的主要因素。例如，在金属氧化物半导体(MOS)晶体管器件(例如用在互补金属氧化物半导体(CMOS)中的那些器件)的设计和制造或形成期间，常常需要提高N型MOS器件(n-MOS)沟道中的电子移动，并需要提高P型MOS器件(p-MOS)沟道中的正电荷空穴的移动。评定器件性能的关键參数是在给定的设计电压下传送的电流。该參数一般称为晶体管驱动电流或饱和电流(Illsat)。驱动电流受晶体管的沟道迁移率和外部电阻等因素的影响。 沟道迁移率指晶体管的沟道区中的载流子(即空穴和电子)的迁移率。载流子迁移率的提高可直接转换成给定的设计电压和选通脉冲宽度条件下的驱动电流的提高。载流子迁移率可通过使沟道区的硅晶格应变来提高。对于P-MOS器件，载流子迁移率(即空穴迁移率)通过在晶体管的沟道区中产生压缩应变来提高。对于n-MOS器件，载流子迁移率(即电子迁移率)通过在晶体管的沟道区中产生拉伸应变来提高。驱动电流还受其它因素影响，这些因素包括(I)与欧姆接触(金属对半导体和半导体对金属)相关联的电阻，(2)源/漏区内自身的电阻，(3)沟道区和源/漏区之间的区域(即尖端区)的电阻，以及(4)由于在最初衬底-外延层界面的位置上的杂质(碳，氮，氧)污染而产生的界面电阻。这些电阻之和一般称为外部电阻。通过在制作栅隔离绝缘层之前进行掺杂物注入来完成传统的尖端(一般也称为源漏延伸)区制作。掺杂物的位置集中在衬底的上表面附近。掺杂物的窄带可导致大的扩散电阻，并限制从沟道到硅化物接触面的电流流动。在当前技术的替换源-漏结构(replacement source-drain architecture)中，凹槽的形状较好，但在扩散电阻上仍然没有充分最优化。附图说明图I是具有阱、栅介质层和栅电极的衬底的部分的示意截面图。图2不意表不形成具有尖端区的结区后的图I的衬底。图3A表示在结区中形成结的材料厚度之后的图2的衬底。图3B示出在具有尖端掺杂部的结区中形成材料厚度以形成结之后图2的衬底。图4示出典型的CMOS结构。图5示意表示具有阱、栅介质层、栅电极和具有尖端区的结区的衬底的部分截面图。图6示意表示在结区中形成晶态材料厚度并在栅电极上形成非晶态材料厚度后的图5的衬底。图7表示在去除晶态材料厚度及非晶态材料厚度后的图6的衬底。图8表示在结区中形成后续晶态材料厚度并在栅电极上形成后续非晶态材料厚度后的图7的衬底。图9表示在去除晶态材料厚度及非晶态材料厚度后的图8的衬底。图10表示在结区中形成晶态材料厚度以形成结，并在栅电极上形成非晶态材料厚度后的图9的衬底。图11表示在去除非晶态材料后的图10的衬底。图12表示典型的CMOS结构。具体实施方式 局部应变晶体管沟道区可通过在MOS晶体管的沟道区中，用产生应变的材料的选择性外延形成源-漏区来完成。这样的エ艺流程可包括用蚀刻反应器在一个エ艺操作中蚀刻晶体管的源-漏区中的衬底材料。后续操作可包括用淀积反应器中的Si合金材料来代替被去除的材料。蚀刻反应器和淀积反应器可在物理上不同并且分离。这样，在开始Si合金淀积エ序前，须将衬底从蚀刻反应器中取出并暴露于大气压环境。上述Si合金可以是纯Si或SihGex或SihCx,并可以是不掺杂的或用P型或N型掺杂物掺杂的。上述淀积エ序可以是选择性的或非选择性的。根据本文给出的实施例，蚀刻反应器和淀积反应器可为物理上的同一反应器。例如，图I是示意表示具有阱、栅介质层、栅电极和尖端材料的衬底部分的截面图。图I示出包含衬底120的装置100，所述衬底具有在阱124上的衬底120的上表面125上形成的栅介质层144。栅电极190在栅介质层144上形成，并具有在其侧面形成隔层112和114。在栅电极190上形成蚀刻掩模142。还示出了将阱124与外围区128电隔离的电绝缘材料130。如图所示，表面170和表面180邻近栅电极190。装置100及其上文描述的部件可例如在涉及ー个或多个处理室的半导体晶体管制作エ序中进ー步加工，以形成P-MOS或n-MOS晶体管或者成为p-MOS或n_M0S晶体管的构成部分(例如，成为CMOS器件的构成部分)。例如，衬底120可由硅、多晶硅、单晶硅来形成、淀积或生长，或者采用形成硅基底或衬底(如硅晶圆)的各种其它适合的エ艺。例如，根据各实施例，衬底120可通过生长具有厚度在100埃和1000埃之间的纯硅的单晶硅衬底基材来形成。作为可选的方案，也可通过对各种适当的硅或硅合金材料进行充分的化学气相淀积(CVD)以形成厚度在一微米和三微米之间的材料厚度(如通过CVD形成厚度是两微米的材料厚度)来形成衬底120。衬底120还可认为是松弛的、不松弛的、分级的和/或不分级的硅合金材料。如图I所示，衬底120包含阱124，例如在具有正电荷的P型材料上的具有负电荷的N型阱，该P型材料通过在衬底120的形成期间或之后掺杂衬底120来形成。具体地说，为形成阱124，上表面125可用磷、神和/或锑掺杂来形成p-MOS晶体管(例如，CMOS器件的P-MOS器件)的N型阱。本文描述的掺杂可例如通过斜角掺杂(如将上文提到的掺杂物的离子或原子注入如衬底120或在衬底120中/上形成的材料中)来实现。例如，掺杂可包括由离子“枪”或离子“注入器”进行的离子注入，离子“枪”或离子“注入器”用经加速的高速离子撞击衬底表面，以注入离子而形成掺杂材料。经加速的离子可穿透材料表面井向下分散到材料中，形成一定深度的掺杂材料。例如，上表面125可被选择性掺杂，例如通过将掩模置于未选择区域上来阻止引入的掺杂物进入未选择区域，同时允许掺杂物对阱124进行掺杂。作为可选的方案，为形成阱124，也可用硼和/或铝掺杂上表面125来形成n_M0S晶体管(例如，CMOS器件的n-MOS器件)的P型阱。如此，阱124可以是适于形成晶体管器件的“沟道”的材料。例如，晶体管器件沟道可定义为在上表面125之下且在表面170和180之间的阱124的材料的一部分，或邻近表面170和180而形成的结，表面170和180的耗用部分，和/或包括表面170和180。图I示出在阱124和外围区128之间的电绝缘材料130。材料130可以是足以将阱124与外围区128电隔离的各种适当的电绝缘材料和结构。例如，外围区128可以是相邻或相近的晶体管器件的阱区。具体地说，材料130可以是在p-MOS器件(例如，其中阱124是N型阱)的N型阱和衬底120的其它区之间形成的浅沟槽隔离(STI)，以将N型阱与其他区 域电隔离。同样，材料130可以是在n-MOS器件(例如，其中阱124是P型阱)的P型阱和衬底120的其它区之间形成的STI。如此，材料130可将阱124与衬底120的其它区隔离，以保证上表面125上形成的晶体管的功能性(例如，将阱124与和阱124配对而形成CMOS器件的相关器件的相邻阱隔离)。在一例中，阱124是N型阱，区128之一可以是与在上表面125上形成的p-MOS器件配对而形成CMOS器件的n_M0S器件的有关的P本文档来自技高网...

【技术保护点】

【技术特征摘要】
2005.01.04 US 11/029,7401.一种通过CVD蚀刻和淀积顺序而形成CMOS晶体管结区的方法，包括 同时形成衬底中第一结区中晶态材料的第一外延厚度、所述衬底中不同第二结区中晶态材料的第二外延厚度、邻近栅电极的所述第一和第二结区、以及所述栅电极上非晶态材料的共形厚度；然后 同时去除某一厚度的非晶态材料和某一厚度的晶态材料。2.如权利要求I所述的方法，其中形成非晶态材料的共形厚度的速率快于形成晶态材料的第一和第二外延厚度的速率，并且去除所述厚度的晶态材料的速率慢于去除所述厚度的非晶态材料的速率。3.如权利要求I所述的方法，其中同时去除包括去除某一厚度的非晶态材料，直到所述非晶态材料的剰余水平厚度薄于所述晶态材料的剰余垂直厚度。4.如权利要求I所述的方法，其中，同时去除包括去除某一厚度的非晶态材料，直到所述非晶态材料的剰余垂直厚度薄于所述晶态材料的剰余垂直厚度。5.如权利要求4所述的方法，还包括去除所述非晶态材料的剰余厚度。6.如权利要求I所述的方法，其中所述衬底的表面定义所述衬底的上表面，并且还包括重复同时形成和同时去除，直到所述第一结区的表面和所述第二结区的表面高于所述上表面。7.如权利要求I所述的方法，还包括在5和10次之间重复同时形成和同时去除，以形成O. 8纳米和I. 4纳米之间的晶态材料的厚度。8.如权利要求I所述的方法，其中同时形成和同时去除在化学气相淀积(CVD)室、超高真空(UHV)CVD室、快热(RT)CVD室、减压(RP) CVD室之一中进行且不破坏所述室的密封。9.如权利要求I所述的方法，其中同时形成和同时去除在相同的化学气相淀积室中且在500和750摄氏度之间的温度和在12和18托之间的压カ来进行。10.如权利要求I所述的方法，其中同时去除包括用氢氯酸气体蚀刻；并且其中同时形成包括通过引入丙硅烷、引入一甲基甲硅烷来进行所述晶态和非晶态材料的非选择性化学气相淀积。11.如权利要求I所述的方法，其中同时形成包括淀积其晶格间距不同于所述衬底材料的晶格间距的晶态材料的足够外延厚度，以导致所述衬底材料中的应变。12.如权利要求I所述的方法，其中同时形成包括淀积晶态磷掺杂硅-碳合金材料的足够外延厚度，以导致所述衬底中的拉伸应变。13.如权利要求I所述的方法，其中晶态材料的外延厚度包括具有O.13%和2.0%之间的取代-碳浓度和5E13原子每立方厘米(原子/cm3)和5E20原子/cm3之间的磷浓度的硅材料。14.如权利要求I所述的方法，其中同时去除包括从接近所述第一结区的所述衬底的第一侧壁表面和从接近所述第二结区的所述衬底的第二侧壁表面去除非晶态材料的共形厚度，并且其中同时形成包括淀积晶态磷硅-碳合金材料的足够外延厚度，以填充超邻近所述第一侧壁表面的第一尖端区和超邻近所述第二侧壁表面的第二尖端区。15.如权利要求I所述的方法，其中形成非晶态材料的共形厚度的速率快于形成晶态材料的第一和第二外延厚度的速率。16.如权利要求1-14的任一项所述的方法，还包括去除邻近所述栅电极的所述衬底的第一部分以形成第一结区，并去除邻近所述栅电极的所述衬底的不同的第二部分以形成所述衬底中的所述第二结区；以及 在所述第一结区中和在所述第二结区中形成所述晶态材料的所述外延厚度； 其中去除和形成在相同的室中进行而不破坏所述室的密封。17.如权利要求16所述的方法，其中去除包括用氯气、氢氯酸气、...

【专利技术属性】
技术研发人员：A·墨菲，G·格拉斯，A·韦斯特迈尔，M·哈滕多夫，J·万克，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：