降低寄生晶体管导通的功率组件及其制作方法技术

本发明专利技术公开了一种低寄生晶体管导通的功率组件，包含沟渠式晶体管和一设置在沟渠式晶体管的一源极的一侧的重掺杂区，重掺杂区的导电型态和源极相异，另外，一接触插塞接触并且电连结重掺杂区，一源极导线覆盖沟渠晶体管的源极以及前述的接触插塞，使得源极和重掺杂区形成等电位。

【技术实现步骤摘要】

本专利技术涉及一种功率组件的制作方法，具体涉及一种。
技术介绍
功率组件主要用于电源管理的部分，例如应用于切换式电源供应器、计算机中心或周边电源管理IC、背光板电源供应器以及马达控制等等用途，其种类包含有绝缘栅双极性晶体管(insulated gate bipolar transistor, IGBT)、金氧半场效晶体管 (metal-oxi de-semi conductor thin film transistor, M0SFET)与双载子接面晶体管 (bipolar junction transistor,BJT)等组件。其中，由于MOSFET可节省电能且可提供较快的组件切换速度，因此被广泛地应用各领域中。随着电子产品日益朝向轻、薄、短、小发展，集成电路组件设计的尺寸与间距亦不断缩小，以符合高积集度和高密度的潮流。然而，当组件间的距离缩小后，不同导电型态的半导体区域则更加容易形成寄生晶体管。另外，尺寸缩小后亦会造成功率组件中的晶体管的源极、漏极间的距离变小，容易导致崩溃电压下降和漏电流的发生。因此，仍需要一种新颖的制造功率组件的方法及结构，以简便及经济的方式解决如崩溃电压、漏电流和寄生晶体管的问题。
技术实现思路
本专利技术的目的在于提供一种制造功率半导体组件的方法和结构，简便及经济，可解决如上述的崩溃电压、漏电流和寄生晶体管的问题。为达上述目的，本专利技术提供一种低寄生晶体管导通的功率组件。低寄生晶体管导通的功率组件，包含一基材包含一基底、一第一半导体层和一第二半导体层依次覆盖于基底上，基材划分为一有源区域和一外围区域，一沟渠式晶体管位于基材的有源区域中，沟渠式晶体管包含一第一凹入式栅极结构埋入于第二半导体层并且延伸至第一半导体层以及一源极位于第一凹入式栅极结构的二侧，其中第一半导体层作为沟渠式晶体管的一漏极， 一第一重掺杂区位于有源区域中的第二半导体层，并且在源极的一侧，其中第一重掺杂区的导电型态和所述第二半导体层相同，一第一接触插塞位于第二半导体层中，且接触插塞的底部接触第一重掺杂区以及一源极导线覆盖于有源区域上的第二半导体层，源极导线接触第一接触插塞的顶部和源极。本专利技术提供一种低寄生晶体管导通的功率组件的制作方法，包括下列步骤。首先，提供一基材包含一基底、一第一半导体层和一第二半导体层依次覆盖于基底上，至少一沟渠位于第一半导体层和第二半导体层中，一栅极氧化层位于沟渠的侧壁以及第二半导体层的上表面，一栅极材料层位于沟渠中，其中栅极材料层的上表面较第二半导体层的上表面低。然后，进行一第一离子注入工艺，以于第二半导体层中形成一第一重掺杂区，第一重掺杂区邻接沟渠的部分侧壁和邻接位于第二半导体层的上表面的栅极氧化层，接着，全面形成一第一絶缘层于第二半导体层上，并填入沟渠中，的后进行一平坦化工艺，移除部分位于第二半导体上的第一重掺杂区和部分的第一絶缘层，直到平坦化后的第二半导体层的上表面比位于沟渠中的第一絶缘层的上表面低，且使得位于沟渠旁的第一重掺杂区形成至少一源极，再形成一第一接触洞于源极一侧的第二半导体层中，然后，进行一第二离子注入工艺，以于第一接触洞的底部周围的第二半导体层中形成一第二重掺杂区，其中第二重掺杂区的导电型态与第二半导体层相同，接续形成一第一接触插塞于第一接触洞并且接触第二重掺杂区，最后，形成一源极导线覆盖于接触插塞以及源极。本专利技术另提供一种低寄生晶体管导通的功率组件的制作方法，包括下列步骤。首先，提供一基材包含一基底、一第一半导体层和一第二半导体层依次覆盖于基底上，基材划分为一有源区域和一外围区域，至少二沟渠分别位于有源区域和外围区域内的第一半导体层和第二半导体层中，一栅极氧化层位于各个沟渠的侧壁以及第二半导体层的上表面，一栅极材料层填入各个沟渠中，栅极材料层的上表面较第二半导体层的上表面低，然后进行一第一离子注入工艺，以于第二半导体层中形成一第一重掺杂区，第一重掺杂区邻接各个沟渠的部分侧壁和邻接位于第二半导体层的上表面的栅极氧化层，的后，于第二半导体层上全面形成一第一絶缘层，并填入各个沟渠中，接着进行一平坦化工艺，移除部分的第一絶缘层、栅极氧化层、部分的第一重掺杂区和部分的第二半导体层，直到平坦化后的第二半导体层的上表面比位于各个沟渠中的第一絶缘层的上表面低，且使得位于各个沟渠旁的第一重掺杂区形成至少一源极，接着，形成一介电层、一第一接触洞和一第二接触洞，介电层覆盖至少部分的第二半导体层，第一接触洞位于源极一侧的第二半导体层，第二接触洞位于外围区域内的介电层、第一絶缘层和栅极材料层中，进行一第二离子注入工艺，以于第一接触洞的底部周围的第二半导体层中形成一第二重掺杂区，其中第二重掺杂区的导电型态与第二半导体层相同，接续形成一第一接触插塞于第一接触洞并且接触第二重掺杂区，形成一第二接触插塞于所述第二接触洞并且接触所述栅极材料层，最后形成一源极导线与一栅极导线，源极导线覆盖第一接触插塞以及源极，栅极导线覆盖第二接触插塞和图案化介电层。本专利技术利用高浓度P型掺杂区防止耐压时空乏区接触到源极，可改善寄生晶体管的问题，并提高崩溃电压而且避免漏电流，工艺中并不需要增加光罩的使用，显得经济与便利。附图说明图1至图10为本专利技术优选第一实施例的低寄生晶体管导通的功率组件的制作方法示意图。图11至图12为本专利技术优选第二实施例的低寄生晶体管导通的功率组件的的制作方法示意图。图13为本专利技术优选另一实施例所示的一种低寄生晶体管导通的功率组件。其中，附图标记说明如下10 基材12基底14 第一半导体层16 第二半导体层18,20沟渠22、122栅极氧化层24、124栅极材料层26、观凹入式栅极结构27,29沟渠式晶体管30重掺杂区32 絶缘层34、38源极40 介电层42、142、图案化光致抗蚀剂24244第一接触洞46第二接触洞47P+掺杂区48重掺杂区50第一接触插塞52第二接触插塞54源极导线56栅极导线58漏极导线100低寄生晶体管导通的功率组件128 水平式栅极结构1000 有源区域2000 外围区域具体实施例方式请参阅图1至图9，图1至图9为本专利技术优选第一实施例的低寄生晶体管导通的功率组件的制作方法示意图，而图式中相同的组件或部位沿用相同的符号来表示。需注意的是图式是以说明为目的，并未依照原尺寸作图。如图1所示，首先提供一基材10，其包含一基底12、一第一半导体层14和一第二半导体层16依次覆盖于基底12上，基底12可为硅基材，例如是具有N+型掺杂或P+型掺杂的基底，而第一半导体层14可利用外延工艺形成，其导电型态和基底相同，而第一半导体层14在功率组件完成后，可作为功率组件中的晶体管的漏极，第二半导体层16则可利用一离子注入工艺，形成于第一半导体层14中，第二半导体层16的导电型态和第一半导体层14 相异。根据本专利技术的优选实施例，基底10较佳为一 N+型掺杂的基底，第一半导体层14为一 N—型外延层，而第二半导体16层为一 P型掺杂区。另外，基材10可划分为一有源区域 1000和一外围区域2000。接着，形成至少二沟渠18、20分别位于有源区域1000内和外围区域2000内的第二半导体层16，沟渠18、20由第二半导体层16延伸至第一半导体层14，然后形成一栅极氧化层22于沟渠18、20的侧壁和本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：林伟捷，
申请(专利权)人：大中积体电路股份有限公司，
类型：发明
国别省市：