具有悬空源漏的隧穿场效应晶体管结构及其形成方法技术

本发明专利技术提出一种具有悬空源漏的隧穿场效应晶体管结构，包括：衬底；形成在所述衬底之上的多个凸起结构，其中，每两个凸起结构之间具有一定间隙；形成在所述每两个凸起结构之间，且与所述两个凸起结构顶部相连的悬空层，其中，所述凸起结构顶部的悬空层区域为沟道区，所述凸起结构两侧的悬空层区域分别为导电类型相反的源区和漏区；和形成在所述沟道区顶部的栅堆叠。根据本发明专利技术实施例的隧穿场效应晶体管，通过采用悬空的源漏结构可以有效地减小晶体管的源漏电容，提高器件的工作速度，并减少源漏和衬底之间的关态漏电。

【技术实现步骤摘要】

本专利技术涉及半导体设计及制造
，特别涉及一种。
技术介绍
长期以来，为了获得更高的芯片密度、更快的工作速度以及更低的功耗。金属-氧化物-半导体场效应晶体管(MOSFET)的特征尺寸一直遵循着所谓的摩尔定律(Moore’ s law)不断按比例缩小，其工作速度越来越快。当前已经进入到了纳米尺度的范围。然而，随之而来的一个严重的挑战是出现了短沟道效应，例如亚阈值电压下跌(Vt roll-off)、漏极引起势垒降低(DIBL)、源漏穿通(punch through)等现象，使得器件的关态泄漏电流显著增大，从而导致性能发生恶化。当前，为了减小短沟道效应带来的负面影响，人们提出了各种各样的改进措施，其中尤为突出的是隧穿场效应晶体管(tunneling field effect transistor，TFET)。由于 MOSFET器件处在亚阈值状态时，器件为弱反型，此时热电子发射为主要的导电机制，因此， 在室温下MOSFET的亚阈值斜率受限于60mV/dec。相对于传统的MOSFET而言，一方面，因为隧穿场效应晶体管器件的有源区本质上为隧穿结，因此，隧穿场效应晶体管具有更弱的甚至没有短沟道效应；同时，隧穿场效应晶体管的主要电流机制为带_带隧穿(band-to-band tunneling)，在亚阈值区以及饱和区漏极电流与外加的栅源电压呈指数关系，因此隧穿场效应晶体管具有更低的亚阈值斜率，并且电流几乎不受温度的影响。隧穿场效应晶体管的制备工艺与传统的互补型金属_氧化物_半导体场效应晶体管(CM0SFET)工艺相兼容。TFET晶体管的结构是基于金属-氧化物-半导体栅控的p-i-n 二极管，如图1所示，为现有技术中一个典型的η型沟道TFET。具体地，η型沟道TFET包含一个P型掺杂的源区1000’和一个η型掺杂的漏区2000’，源区和漏区之间被一个沟道区 3000’所隔离开，栅堆叠4000’包含一个位于沟道区上方的栅介质层和一个栅电极。在TFET器件的关闭状态，即没有施加栅压时，源区1000’和漏区2000’之间形成的结为反向偏置的二极管，而由反向偏置二极管建立的势垒大于通常互补型MOSFET所建立的势垒，因此，这就导致了即使沟道长度非常短的时候TFET器件的亚阈值泄漏电流和直接隧穿电流大大降低。当对TFET的栅极施加电压，在场效应的作用下器件的沟道区3000’ 产生一个电子的通道，一旦沟道中的电子浓度发生简并，那么在源区1000’和沟道区3000’ 之间就会形成一个隧穿结，隧穿产生的隧穿电流通过这个隧穿结。从能带的角度来看，这种基于栅控P-I-N 二极管结构的隧穿场效应晶体管是通过控制栅极电压来调节源区1000’和沟道区3000’之间所形成的ρ-η结的隧道长度。现有技术的缺点是TFET器件的性能还有待提高，特别是源漏电容导致的数字电路的延时增大
技术实现思路
本专利技术的目的旨在至少解决上述技术缺陷之一，特别是减小隧穿场效应晶体管器件的源漏寄生结电容，进一步提供器件的工作速度。本专利技术一方面提出了一种具有悬空源漏的隧穿场效应晶体管结构，包括衬底； 形成在所述衬底之上的多个凸起结构，其中，每两个凸起结构之间具有一定间隙，所述间隙小于30nm ；形成在所述每两个凸起结构之间，且与所述两个凸起结构顶部相连的悬空层， 其中，所述凸起结构顶部的悬空层区域为沟道区，所述凸起结构两侧的悬空层区域分别为导电类型相反的源区和漏区；和形成在所述沟道区顶部的栅堆叠。在本专利技术的一个实施例中，所述衬底包括Si或低Ge组分SiGe，所述悬空层包括碳纳米管、石墨烯、SiC、高Ge组分SiGe、Ge或III-V族化合物等半导体材料。在本专利技术的一个实施例中，所述多个凸起结构为高Ge组分SiGe、Ge或III-V族化合物半导体材料。 在本专利技术的一个实施例中，所述源区为P型重掺杂，所述沟道区为P型弱掺杂、N型弱掺杂或者本征，所述漏区为N型重掺杂，即形成N型隧穿场效应晶体管。在本专利技术一个优选的实施例中，所述源区与沟道区之间还可以进一步包括重掺杂的N型区，其中，所述N型区沿着源漏方向的宽度小于5nm。靠近N型隧穿场效应晶体管源端的重掺杂N型区可以缩短电子隧穿的长度，减小器件的亚阈值斜率，增大器件的开态电流。在本专利技术的一个实施例中，所述源区为N型重掺杂，所述沟道区为N型弱掺杂、P型弱掺杂或者本征，所述漏区为P型重掺杂，即形成P型隧穿场效应晶体管。在本专利技术一个优选的实施例中，所述源区与沟道区之间还可以进一步包括重掺杂的P型区，其中，所述P型区沿着源漏方向的宽度小于5nm。靠近P型隧穿场效应晶体管的源端的重掺杂的P型区可以缩短电子隧穿的长度，减小器件的亚阈值斜率，增大器件的开态电流。在本专利技术的一个实施例中，所述凸起结构为多层结构，其中，所述多层结构中的最顶层为碳纳米管、石墨烯、SiC、高Ge组分SiGe、Ge或III-V族化合物等半导体材料，有利于改善器件性能。在本专利技术的一个实施例中，所述凸起结构的表面形成有钝化层，例如SiO2钝化层。在本专利技术的一个实施例中，所述悬空层通过对所述多个凸起结构退火形成，所述退火温度为900-1200度，且在退火时通入氢气。在本专利技术的一个实施例中，所述退火为激光退火或高温快速热退火。优选地，当所述凸起结构包括高Ge组分SiGe或Ge时，在退火时还通入SiH4和/或GeH4气体；或者，当所述凸起结构包括III-V族化合物半导体材料时， 在退火时还通入III-V族反应气体。在本专利技术的一个实施例中，所述凸起结构为三个，依次包括第一凸起结构至第三凸起结构，其中，所述第二凸起结构为沟道区，所述第一凸起结构和所述第二凸起结构之间的悬空层为源区，所述第二凸起结构和所述第三凸起结构之间的悬空层为漏区。在本专利技术的一个实施例中，所述第一凸起结构和所述第三凸起结构与其他凸起结构之间的悬空层被刻蚀掉以作为隔离结构。在本专利技术的一个实施例中，还包括与所述第二凸起结构或第三凸起结构相邻的第四凸起结构或第五凸起结构，所述第二凸起结构或第三凸起结构为沟道区以形成共用源区或漏区的器件。在本专利技术的一个实施例中，还包括形成在所述栅堆叠两侧的一层或多层侧墙。 本专利技术另一方面还提出了一种具有悬空源漏的隧穿场效应晶体管结构的形成方法，包括以下步骤提供衬底；在所述衬底之上形成多个凸起结构，所述每两个凸起结构之间具有一定间隙，所述间隙小于30nm;在所述每两个凸起结构之间形成悬空层，且所述悬空层与所述两个凸起结构顶部相连；在所述凸起结构顶部的悬空层区域形成沟道区；在所述沟道区上形成栅堆叠；和对所述凸起结构两侧的悬空层区域进行相反类型的掺杂以形成导电类型相反的的源区和漏区。 在本专利技术的一个实施例中，所述衬底包括Si或低Ge组分SiGe，所述悬空层包括碳纳米管、石墨烯、Sic、高Ge组分SiGe、Ge或III-V族化合物等半导体材料，有利于改善器件性能。在本专利技术的一个实施例中，所述多个凸起结构为碳纳米管、高Ge组分SiGe、Ge或 III-V族化合物半导体材料。在本专利技术的一个实施例中，所述凸起结构为多层结构，其中，所述多层结构中的最顶层为碳纳米管、石墨烯、SiC、高Ge组分SiGe、Ge或III-V族化合物半导体材料。在本专利技术的一个实施例中，形成所述沟道区和所述源区和漏区包括为本文档来自技高网...

【技术保护点】
１．一种具有悬空源漏的隧穿场效应晶体管结构，其特征在于，包括：衬底；形成在所述衬底之上的多个凸起结构，其中，每两个凸起结构之间具有一定间隙，所述间隙小于３０ｎｍ；形成在所述每两个凸起结构之间，且与所述两个凸起结构顶部相连的悬空层，其中，所述凸起结构顶部的悬空层区域为沟道区，所述凸起结构两侧的悬空层区域分别为导电类型相反的源区和漏区；和形成在所述沟道区顶部的栅堆叠。

【技术特征摘要】

【专利技术属性】
技术研发人员：崔宁，梁仁荣，王敬，许军，
申请(专利权)人：清华大学，
类型：发明
国别省市：11