本发明专利技术涉及的功率MOSFET器件，能在同一个接触沟道中不同部位选择性沉积不同功函数的导电材料，从而形成不同部位各自优化的金属-半导体接触特性：在接触沟道的侧壁和底部角沉积导电材料与P-型重掺杂的体区接触形成欧姆结；在接触沟道的底部中间区域沉积另一导电材料与轻掺杂的N-型外延层接触形成肖特基结，以分别保证发挥器件性能所要求的欧姆结电阻小和良好肖特基结整流特性。同时，使P-型重掺杂的硅包围导接触沟道的底部角落，形成N-P-M结构因而有效降低接触沟道角落处的聚集漏电流。本发明专利技术还提出实现上述器件的工艺方法，即通过构造接触沟道侧面间隔层工艺，制备接触沟道底部和侧壁不同金属接触，优化参杂离子的空间分布。
【技术实现步骤摘要】
本专利技术涉及一种功率MOSFET器件及其制造方法，特别涉及在同一接触沟道中通过不同特性金属分别构造漏极肖特基结和体区欧姆结的功率MOSFET器件及其制造方法。
技术介绍
如图1所示，是现有功率MOSFET(金属氧化物半导体场效应晶体管)器件的结构示意图，以η沟道的MOSFET为例，其包含一生成在η+底部衬底100上的η-外延层200、在 η-外延层200中开设有若干沟槽栅极310，沿该沟槽栅极310的侧壁和底部设置有栅极绝缘层320与η-外延层200绝缘隔离。在η_外延层200的顶部部分、围绕该沟槽栅极310 还形成有P型体区400和源极区域450。在上述η-外延层200、沟槽栅极310和源极区域 450的顶部表面还沉积有含低温氧化物和硼磷硅玻璃的介电层500。通过刻蚀形成若干贯穿介电层500、源极区域450和体区400的接触沟道600，其底部一直延伸至外延层200中。在上述介电层500的顶部表面和接触沟道600的侧壁及底部表面上沉积由金属材料构成的界面势垒导电层700。在界面势垒导电层700上还沉积有连接金属层800，该连接金属层800将接触沟道600填满且延伸至所述介电层500顶面上方。后续通过光刻、刻蚀上述连接金属层800及界面势垒导电层700形成半导体器件的电极图案。上述界面势垒导电层700的侧面与高浓度掺杂的体区400之间，由于金属-半导体接触形成欧姆结；而在界面势垒导电层700的底部与低浓度掺杂的外延层200之间则形成肖特基结。其中，欧姆结具有电阻小、I-V(电流-电压)曲线线性对称的特点，一般如果在界面势垒导电层700使用功函数较高的金属材料(如功函数5. 65eV的白金Pt等)与半导体接触，能够降低金属与半导体间的势垒高度，使欧姆结的电阻更小。而肖特基结具有二极管特性的I-V曲线，通常如果使用功函数适中的金属材料组合半导体参杂浓度变化，能使肖特基结的整流效果更好。上述功函数是指一个电子从费米(Fermi)能级上升到金属表面静止状态(即真空能级)所需的最小能量。然而，对于上述现有的功率MOSFET器件来说，由于界面势垒导电层700侧面形成的欧姆结与底部形成的肖特基结共用同一个界面势垒导电层700，例如在界面势垒导电层 700使用高功函数的金属材料虽然能发挥欧姆结电阻小的特性，但由于其必须通过很高的正向电压才能导通，对于肖特基结的性能发挥有很大影响。为了做到对欧姆接触和肖特基接触特性的兼顾，往往只能选择功函数折衷的金属材料来制成界面势垒导电层700，因而不能充分发挥各自的特性。另外，如图1中虚线部分所示，接触沟道600的底部角落位置没有被体区400包围，而是与外延层200接触形成肖特基结，在底部的肖特基结边沿角会有电场集中的现象， 因而很容易在接触沟道600底部角落产生很大的反向漏电流。
技术实现思路
4本专利技术的目的在于提供一种功率MOSFET器件及其制造方法，能够通过体区包围接触沟道的底部角落来减少反向漏电流；还通过沉积不同功函数的金属与半导体分别接触形成肖特基结和欧姆结来发挥其各自的特性。为了达到上述目的，本专利技术的技术方案是提供一种功率MOSFET器件，包含设置在底部衬底上的外延层；形成于外延层中的沟槽内的沟槽栅极；形成在外延层的顶部部分，且围绕沟槽栅极的体区；形成在体区顶部部分的源极区域；形成在沟槽栅极和源极区域顶部表面上的介电层；若干贯穿介电层、源极区域形成的接触沟道；其特征在于，上述接触沟道底部终止于体区，使上述接触沟道的底部角落被上述体区包围；还包含形成在接触沟道下方中间的体区中、与外延层连接的漂移区；形成在上述接触沟道的底部中间区域的肖特基结；形成在接触沟道的侧壁和其底部角落表面上的欧姆结。上述的功率MOSFET器件，还包含覆盖在欧姆结、肖特基结表面上的连接金属层， 其填满上述接触沟道且延伸至介电层的顶面上方。 上述肖特基结是由界面势垒导电材料与上述漂移区接触形成的。上述欧姆结是由界面势垒导电材料与上述体区接触形成的。与上述体区接触形成欧姆结的界面势垒导电材料，和与上述漂移区接触形成肖特基结的界面势垒导电材料不同。上述体区中还设置有环绕上述接触沟道侧壁及底部角落形成的离子注入区；上述接触沟道的底部角落被上述离子注入区包围。一种功率MOSFET器件的制造方法，包含以下步骤a.在底部衬底上形成外延层；b.在外延层中形成沟槽栅极；c.在外延层中离子注入形成体区；d.在外延层上部离子注入形成源极区域；e.外延层上方沉积形成介电层；其特征在于，还包含以下步骤f.刻蚀介电层形成若干底部延伸至体区的接触沟道；h.沉积并刻蚀形成间隔层；i.在接触沟道下部中间的体区中，形成连接外延层的漂移区；j.沉积第一界面势垒导电材料，并在接触沟道底部中间与漂移区接触形成肖特基结；1.沉积第二界面势垒导电材料，并在接触沟道的侧壁及其底部角落与体区接触形成欧姆结；m.欧姆结、肖特基结上沉积形成连接金属层。在步骤f和步骤h之间，还包含在上述接触沟道側壁和底部通过倾斜离子注入形成离子注入区的步骤g。上述接触沟道的底部终止于上述体区或其中的离子注入区中，使上述接触沟道的底部角落被上述体区或上述离子注入区包围。本专利技术的一个优选实施例中，上述间隔层是通过垂直方向各向异性刻蚀形成在上述接触沟道侧壁及其底部角落，并使上述接触沟道底部中间区域的表面露出。上述形成间隔层的步骤h，具体是通过沉积绝缘的牺牲材料实现的。上述步骤h中，沉积形成间隔层的牺牲材料，是二氧化硅Si02或氮化硅SiN的绝缘材料。上述步骤i和步骤j之间，还包含去除上述绝缘的间隔层的步骤k。本专利技术的另一个优选实施例中，上述步骤h中，具体是通过沉积第二界面势垒导电材料，并刻蚀形成覆盖在接触沟道的侧壁及其底部角落的间隔层，并使上述间隔层与上述体区接触形成欧姆结。上述步骤j中，上述肖特基结是以上述间隔层为掩膜，在上述接触沟道的底部中间区域沉积可形成硅化物的金属实现的；上述金属是钛Ti，或钽Ta，或镍Ni。上述步骤i具体是在接触沟道下面中间的体区中，通过离子注入和局部反型该体区，形成上述与外延层连接的漂移区。本专利技术提供的功率MOSFET器件及其制造方法，与现有技术相比，其优点在于本专利技术由于沉积高功函数特性的导电材料，在接触沟道的侧壁和底部角落与重掺杂的体区接触形成欧姆结；还通过沉积功函数适中的导电材料，在接触沟道的底部中间与轻掺杂的外延层接触形成肖特基结，因而使本专利技术能在同一接触沟道中构造P/N两种不同类型的硅界面，并和不同功函数的金属形成欧姆接触和肖特基接触，因此能够同时发挥欧姆结电阻小和肖特基结整流的特性。本专利技术由于使接触沟道的底部角落被体区或其中的B+硼P-型离子注入区包围， 能够在保证肖特基结的接触特性同时，有效降低接触沟道角落位置的反向漏电流。而且由于肖特基结被设置在接触沟道中间这一单一的硅晶面上，因而对肖特基结的一致性也能有效提高。附图说明图1是现有技术提供的功率MOSFET器件的结构剖视图；图2是本专利技术一种功率MOSFET器件在实施例1中的结构剖视图；图3是本专利技术一种功率MOSFET器件的制造方法在实施例1中的步骤流程图；图4至图7是本专利技术一种功率MOSFET器件的制造方法在实施例1中的步骤示意图；图8是本专利技术一种功率MOSFET器件的制造方法在本文档来自技高网...
【技术保护点】
１．一种功率ＭＯＳＦＥＴ器件，包含：设置在底部衬底（１０）上的外延层（２０）；形成于外延层（２０）中的沟槽（３０）内的沟槽栅极（３１）；形成在外延层（２０）的顶部部分，且围绕沟槽栅极（３１）的体区（４０）；形成在体区（４０）顶部部分的源极区域（４５）；形成在沟槽栅极（３１）和源极区域（４５）顶部表面上的介电层（５０）；若干贯穿介电层（５０）、源极区域（４５）形成的接触沟道（６０）；其特征在于，所述接触沟道（６０）底部终止于体区（４０），使所述接触沟道（６０）的底部角落被所述体区（４０）包围；还包含形成在接触沟道（６０）下方中间的体区（４０）中、与外延层（２０）连接的漂移区（２５）；形成在所述接触沟道（６０）的底部中间区域的肖特基结（７１）；形成在接触沟道（６０）的侧壁和其底部角落表面上的欧姆结（７２）。
【技术特征摘要】
【专利技术属性】
技术研发人员：李亦衡，丁永平，陈军，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：US
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