【技术实现步骤摘要】
本专利技术总地涉及集成电路制造,更具体地,涉及一种精细图案化(fine patterning)半导体器4牛的方法。
技术介绍
期望集成电路(IC)的尺寸随着技术的进步而不断按比例缩小。集成电 路常规地根据光刻技术被图案化。然而,对于实现在纳米范围内的如此较小 的IC尺寸,光刻技术正达到极限。例如,线条分辨率和线条边缘粗糙度受到光致抗蚀剂材料的聚合物分子 的大尺寸的限制。此外,高且细的光致抗蚀剂结构易于图案倒塌。因此,如图1A、 1B、 1C、 1D、 1E和1F所示,已经出现采用分隔物的 双图案化技术(double patterning technology)以实现较小的IC尺寸。参照图 1A,将要被图案化的目标层102形成在半导体村底104上,例如形成在硅衬 底上。具有第一节距的第一掩^t图案106在目标层102上形成。其后在图1B 中, 一层分隔物材料108沉积在包括第一掩模图案106的侧壁和顶表面的^皮 暴露的表面上。接着,参照图1C,分隔物材料108被各向异性地蚀刻以由保留在第一 掩^f莫图案106的侧壁处的分隔物材料108形成分隔物(spacer) 110。其后, 参照图1D,第二掩模材料112被趁式沉积以填充分隔物110之间的空间。 而且在图1E中,第二掩模材料112被向下蚀刻直到保留在分隔物IIO之间 的第二掩才莫材料112形成第二掩模图案114。接着,在图1F中,分隔物110 被去除使得最终掩模图案由第一掩模图案106和第二掩模图案114形成。这 样的最终掩膜图案106和114用于以这样的节距使目标层102图案化,该节 距为单独采用第一掩 ...
【技术保护点】
一种在集成电路制造期间的图案化方法,所述方法包括: 形成第一掩模结构的第一图案; 在所述第一掩模结构的暴露表面上形成缓冲层;以及 在所述第一掩模结构的侧壁处的所述缓冲层之间的凹陷中形成第二掩模结构的第二图案; 其中所 述第一掩模结构和所述第二掩模结构至少之一的每个通过旋涂各自的材料形成。
【技术特征摘要】
KR 2008-1-7 1824/08;KR 2008-4-2 30784/08;US 2008-71.一种在集成电路制造期间的图案化方法,所述方法包括形成第一掩模结构的第一图案;在所述第一掩模结构的暴露表面上形成缓冲层;以及在所述第一掩模结构的侧壁处的所述缓冲层之间的凹陷中形成第二掩模结构的第二图案;其中所述第一掩模结构和所述第二掩模结构至少之一的每个通过旋涂各自的材料形成。2. 如权利要求1所述的方法,其中所述第一掩模结构和所述第二掩模结 构每个都包括各自的高含碳材料,其具有从大约85到大约99重量百分比的碳。3. 如权利要求2所述的方法,其中形成所述第一掩模结构的步骤包括 旋涂有机化合物材料在半导体衬底上;在从大约300。C到大约550。C的温度下加热所述有机化合物材料从大约 30秒到大约300秒以形成硬化的有机化合物层;以及图案化所述硬化的有机化合物层以形成所述第 一掩模结构。4. 如权利要求3所述的方法,其中形成所述第一掩模结构的步骤还包括在旋涂所述有机化合物材料的步骤后,在从大约15(TC到大约35(TC的 温度下加热所述有机化合物材料大约60秒。5. 如权利要求4所述的方法,其中所述硬化的有机化合物层通过光致抗 蚀剂图案被图案化以形成所述第 一掩模结构,其中所述光致抗蚀剂的第 一节 距大于所述第一掩模结构和所述第二掩模结构之间的第二节距。6. 如权利要求5所述的方法,其中所述第一掩模结构和所述第二掩模结构具有相同的宽度,所述緩沖层的厚度基本上与所述第一掩模结构和所述第 二掩模结构的宽度相同7. 如权利要求3所述的方法,还包括 在所述硬化的有机化合物层上方沉积硬掩模层; 在所述硬掩^f莫层上形成光致抗蚀剂图案;蚀刻所述硬掩模层的被暴露区域以形成硬掩模图案;以及通过所述硬掩模图案图案化所述硬化的有机化合物层以形成所述第一掩模结构。8. 如权利要求2所述的方法,其中形成所述第二掩模结构的步骤包括旋涂有机化合物材料在所述緩沖层上;在从大约300。C到大约550。C的温度下加热所述有机化合物材料从大约30秒到大约300秒以形成硬化的有机化合物层;以及蚀刻掉部分所述硬化的有机化合物层直到所述硬化的有机化合物层的设置在所述第 一掩模结构的侧壁处的所述緩沖层之间的所述凹陷中的部分被保留,从而形成所述第二掩模结构。9. 如权利要求8所述的方法,其中形成所述第二掩才莫结构的所述步骤还包括在旋涂所述有机化合物材料的步骤后,在从大约150。C到大约350。C的温度下加热所述有机化合物材料大约60秒...
【专利技术属性】
技术研发人员:李时镛,金明哲,车知勋,田炅烨,尹东基,
申请(专利权)人:三星电子株式会社,
类型:发明
国别省市:KR[韩国]
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