结合自对准接触制程以及自对准硅化物制程的方法技术

本发明专利技术公开了一种结合自我对准接触制程以及自我对准硅化物制程的方法，包括下列步骤：首先提供一半导体基底，其表面定义成一内存区以及一周边区，该内存区与该周边区分别包含有复数个掺杂之闸极以及源／汲极区；然后，蚀刻去除该闸极，直至一预定闸极高度；跟着，进行一自我对准金属硅化物（ｓａｌｉｃｉｄｅ）制程，以于该闸极表面以及该周边区之源／汲极区表面上形成一金属硅化物；然后，于该闸极表面的金属硅化物上形成一闸极覆盖层，再于该半导体基底表面上覆盖至少一层间介电层；最后进行一自我对准接触（ｓｅｌｆ－ａｌｉｇｎｅｄ　ｃｏｎｔａｃｔ）之蚀刻制程，将该内存区之两闸极之间的源／汲极区表面曝露出来，以形成一接触洞。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体的制造方法，特别是涉及一种结合自我对准接触制程与自我对准硅化物制程的方法。对于嵌埋式(embeded)内存的制作而言，需要在同一芯片上制作逻辑电路以及内存，而为了同时达到较佳的电路表现以及较高的积集度，美国专利US5,998,252号提出一种结合金属硅化物制程与SAC制程的方法，以应用于一般的逻辑制程。请参考图2A至图2F，其显示现有嵌埋式内存的制作方法。如图2A所示，一半导体基底10的表面区域包含有多个场氧化隔离区12，且被划分成一逻辑区域5以及一内存区域7。在内存区域7的半导体基底10表面上，包含有多个闸极结构22以及多个源/汲极区24。每一闸极结构22是由一闸极绝缘层14、一多晶硅层16、一氧化硅层18以及一氮化硅盖层20所构成，且包含有一氮化硅侧壁子26覆盖于闸极结构22的侧壁上。在逻辑区域5的半导体基底10表面上，则包含有多个闸极结构28以及多个源/汲极区30。每一闸极结构28是由一闸极绝缘层14与一多晶硅层16所构成，且包含有一氮化硅侧壁子26覆盖于闸极结构28的侧壁上。如图2B与图2C所示，先于整个半导体基底10表面上形成一保护层32，再于内存区域7的半导体基底10表面覆盖一光阻层34，以便将逻辑区域5的保护层32蚀刻去除，进而使闸极结构28与源/汲极区30表面曝露出来。接着，如图2D与图2E所示，将光阻层34去除之后，先于整个半导体基底10表面上溅镀一由钛或氮化钛所构成的金属层36，再利用快速热退火(rapid thermal anneal，RTA)制程将金属层36与接触的硅反应，以于闸极结构28与源/汲极区30表面上形成一金属硅化物38。其后将未反应之金属层36去除之后，便完成逻辑电路区5的金属硅化物制程。接下来要对内存区7进行SAC制程，如图2F所示，先于半导体基底10上形成一层间介电层37，再利用于蚀刻制程将闸极结构22之间层间介电层37与保护层32去除，以形成一曝露出源/汲极区24表面的接触洞39。然而，上述的方法仅将金属硅化物制程应用于逻辑电路区5的闸极结构28与源/汲极区30表面上，并无法同时于内存区域7的多晶硅层16表面上形成金属硅化物。为了实现上述目的，本专利技术提出了一种，包括下列步骤首先提供一半导体基底，其表面定义成一内存区以及一周边区，该内存区与该周边区分别包含有多个掺杂的闸极以及源/汲极区；然后，在该半导体基底表面形成一氧化层以覆盖住该闸极表面，再于该闸极侧壁上形成一侧壁子；随后，依序在该半导体基底表面形成一阻挡层以及一缓冲层，以填满内存区的二闸极间的空隙；接着，将该闸极顶部的阻挡层与缓冲层去除，以使该闸极顶部的氧化层曝露出来，并同时使该周边区的半导体基底表面的氧化层曝露出来；其后，依序蚀刻去除该曝露的氧化层以及该闸极，直至一预定闸极高度；跟着，进行一自我对准金属硅化物(salicide)制程，以便在该闸极表面以及该周边区的源/汲极区表面上形成一金属硅化物；然后，在该闸极表面的金属硅化物上形成一闸极覆盖层，再于该半导体基底表面上覆盖至少一层间介电层；最后进行一自我对准接触(seif-aligned contact)的蚀刻制程，将该内存区的两闸极之间的层间介电层、缓冲层、阻挡层、氧化层以与门极绝缘层去除，使该内存区的两闸极之间的源/汲极区表面曝露出来，以形成一接触洞。图2A、2B、2C、2D、2E、2F显示现有嵌埋式内存的制作方法。图3A、3B、3C、3D、3E、3F、3G、3H、3I、3J、3K显示本专利技术的嵌埋式内存制作方法。图4A、4B、4C、4D、4E显示本专利技术的改善方法。具体实施例方式在附图说明图1中，现有内存的闸极包括氮化硅盖层1、多晶硅化金属层2、掺杂多晶硅层3。在图2A、2B、2C、2D、2E、2F中，在现有嵌埋式内存中包括接触洞4、逻辑区域5、内存区域7、半导体基底10、场氧化隔离区12、极绝缘层14、多晶硅层16、氧化硅层18、氮化硅盖层20、闸极结构22、源/汲极区24、氮化硅侧壁子26、闸极结构28、源/汲极区30、保护层32、光阻层34、金属层36、金属硅化物38、层间介电层37。在图3A至3K，以及在图4A至图4E中，本专利技术的嵌埋式内存包括内存区6、周边区8、半导体基底40、闸极绝缘层42、闸极44、第一闸极441、第二闸极442、氧化层46、氧化层侧壁子47、侧壁子48、氮化硅侧壁子49、源/汲极区50、阻挡层52、缓冲层54、金属硅化物56、闸极覆盖层58、第一层间介电层601、第二层间介电层602、第三层间介电层603、接触洞62、第一导电层64、第二导电层66、第一介电层68、第二介电层70、第三介电层72。在图3B与图3C所示，先于半导体基底40表面上覆盖一由氮化硅所构成的阻挡层52，再于阻挡层52表面覆盖一由氧化硅所构成的缓冲层54。随后进行一回蚀刻制程，利用阻挡层52作为蚀刻停层，将部分的缓冲层54去除，以使闸极44顶部的阻挡层52表面曝露出来。然后，如图3D图所示，以氧化层46作为蚀刻停层，将位于闸极44顶部的阻挡层52去除，同时将周边区8之源/汲极区50表面的阻挡层52去除。接下来，如图3E所示，先将半导体基底40表面的曝露的氧化层46蚀刻去除，再将闸极44蚀刻去除至一预定高度(至少低于侧壁子48的高度)，然后进行金属硅化物制程，以分别于闸极44的表面以及周边区8的源/汲极区50表面上形成一金属硅化物56。金属硅化物制程先于半导体基底40表面形成一由钛或钨所构成的金属层(未显示)，再进行热处理以使金属层与硅反应形成TiSix或WSix之金属硅化物56，最后将未反应的金属层去除。如此一来，闸极44与金属硅化物56组合成为一多晶硅化物金属(polycide)层。而为了避免后续的接触洞蚀刻制程破坏多晶硅化物金属层的轮廓，需利用沉积、回蚀刻制程在多晶硅化物金属层上覆盖一由氮化硅所构成的闸极覆盖层58，如图3F所示。接下来，要在内存区6进行SAC制程，以于两闸极结构之间制作接触插塞。如图3G与3H所示，先依序于半导体基底40上形成一第一层间介电层601、一第二层间介电层602、一第三层间介电层603，并利用化学机械研磨(chemical mechanical polish，CMP)制程将其表面平坦化。跟着，如图3I所示，利用一道光阻(未显示)定义出一接触洞62的位置，并对接触洞62的位置进行一干蚀刻制程，利用阻挡层52作为蚀刻停层将两闸极44之间的缓冲层54去除。随后再将两闸极44之间的大部分阻挡层52去除，直至曝露出氧化层46，如图3J所示。其后将接触洞62底部的氧化层46与闸极绝缘层42完全去除，以使内存区6的源/汲极区50表面曝露出来，便完成接触洞62的制作。最后，如图3K所示，于接触洞62内填入一第一导电层64作为一接触插塞，再于导电层64表面形成一第二导电层66作为一位线(bit line)。依据上述可知，本专利技术方法结合金属硅化物制程与SAC制程，可同时在内存区6与周边区8的闸极44表面以及周边区8的源/汲极区50表面上形成金属硅化物56，因此能同时达到较佳的电路表现以及较高的积集度。除此之外，本专利技术方法也可以借助改善部分步骤，以达到更佳的制程品质。第一种改善方式如图4A所示，是将本文档来自技高网...

【技术保护点】
一种结合自我对准接触制程以及自我对准硅化物制程的方法，包括下列步骤： 提供一半导体基底，其表面定义形成一内存区以及一周边区，该内存区与该周边区分别包含有多个掺杂的闸极以及源／汲极区； 于该半导体基底表面形成一氧化层以覆盖住该多个闸极表面，再于该多个闸极侧壁上形成侧壁子； 于该半导体基底表面形成一阻挡层以及一缓冲层，以填满内存区的二闸极间的空隙； 将该闸极顶部的阻挡层与缓冲层去除，以使该闸极顶部的氧化层曝露出来，并使该周边区的半导体基底表面的氧化层曝露出来； 蚀刻去除该曝露的氧化层以及该闸极，直至一预定闸极高度； 进行一自我对准金属硅化物（ｓａｌｉｃｉｄｅ）制程，以于该闸极表面以及该周边区之源／汲极区表面上形成一金属硅化物； 在该闸极表面的金属硅化物上形成一闸极覆盖层； 在该半导体基底表面上覆盖一层间介电层；以及 进行一自我对准接触（ｓｅｌｆ－ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）的蚀刻制程，将该内存区的两闸极之间的源／汲极区表面曝露出来，以形成一接触洞。

【技术特征摘要】
1.一种结合自我对准接触制程以及自我对准硅化物制程的方法，包括下列步骤提供一半导体基底，其表面定义形成一内存区以及一周边区，该内存区与该周边区分别包含有多个掺杂的闸极以及源/汲极区；于该半导体基底表面形成一氧化层以覆盖住该多个闸极表面，再于该多个闸极侧壁上形成侧壁子；于该半导体基底表面形成一阻挡层以及一缓冲层，以填满内存区的二闸极间的空隙；将该闸极顶部的阻挡层与缓冲层去除，以使该闸极顶部的氧化层曝露出来，并使该周边区的半导体基底表面的氧化层曝露出来；蚀刻去除该曝露的氧化层以及该闸极，直至一预定闸极高度；进行一自我对准金属硅化物(salicide)制程，以于该闸极表面以及该周边区之源/汲极区表面上形成一金属硅化物；在该闸极表面的金属硅化物上形成一闸极覆盖层；在该半导体基底表面上覆盖一层间介电层；以及进行一自我对准接触(self-aligned contact)的蚀刻制程，将该内存区的两闸极之间的源/汲极区表面曝露出来，以形成一接触洞。2.如权利要求1所述的方法，其特征在于该闸极为一堆栈式闸极结构，由一第一闸极、一介电层以及一第二闸极所堆栈而成。3.如权利要求2所述的方法，其特征在于该第一闸极用来作为一浮置闸极。4.如权利要求2所述的方法，其特征在于该介电层为一ONO介电结构。5.如权利要求1所述的方法，其特征在于该侧壁子为一氧化硅层、一氮化硅层或一包含有一氧化硅层与一氮化硅层的组合侧壁子结构。6.如权利要求1所述的方法，其特征在于将该闸极顶部的阻挡层与缓冲层去除的方法包含有利用该阻挡层作为蚀刻停止层，对该缓冲层进行一回蚀刻制程；以及利用该氧化层作为蚀刻停止层，将该闸极顶部之阻挡层去除，以使该闸极项部的氧化层曝露出来，并同时使该周边区之半导体基底表面的氧化层曝露出来。7.如权利要求1所述的方法，其特征在于蚀刻去除该曝露的氧化层以及该闸极之前，可先在该闸极顶部形成一介电层。8.如权利要求1所述的方法，其特征在于蚀刻去除该曝露的氧化层以及该闸极的方法包含有在该周边区形成一光阻层，以覆盖住该周边区的曝露氧化层；将该内存区的曝露氧化层与部份闸极蚀刻去除；将该周边区的该光阻层剥除；以及将该内存区的闸极以及该周边区的曝露氧化层与部份闸极蚀刻去除，直至使该内存区的闸极到达该预定闸极高度；其中该内存区的闸极高度小于该周边区的闸极高度。9.如权利要求1所述的方法，其特征在于在形成该闸极覆盖层之前，可先于该金属硅化物上形成一介电层。10.如权利要求1所述的方法，其特征在于在进行该自我对准接触的蚀刻制程之后，在该接触洞内填满一导电层，用来作为一接触插塞。11.一种结合自我对准接触制程以及自我对准硅化物制程的方法...

【专利技术属性】
技术研发人员：黄水钦，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]