OTP器件（二）制造技术

一种ＯＴＰ器件，其特征在于：在Ｗｏｒｄ　　Ｌｉｎｅ侧增大Ｐｏｌｙ的周长，增加Ｐｏｌｙ与扩散层间的边缘耦合周长来增大电容效率。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种用于半导体集成电路或分离元器件的OTP器件。
技术介绍
在Single-Poly OTP器件(单层多晶硅一次可编程器件)设计中，如何提高电容型晶体管的耦合效率对于提高器件的编程效率与效果，是涉及器件开发成败的关键因数。现有技术中的Single-Poly OTP器件，均采用在电容型晶体管侧采用N+/NWell，P+/PWell或在Poly下做一层掩埋层的结构。《ASingle Poly EEPROM Cell Structure for Use in Standard CMOSProcesses》(IEEE JOURNAL OF SOLID-STATECIRCUITS，VOL.24，NO.4，AUGUST 1989)、《Cell and Circuit Design for Single-Poly EPROM》(IEEEJOURNAL OF SOLID-STATECIRCUITS，VOL.29，NO.3，March，1994)等文献都介绍了这种结构的OTP器件。该Single-Poly OTP器件，通常在WordLine(字线)侧采用类似平板电容的MOS电容结构。该类型结构的器件制作时往往需要追加一次光刻来达到掩埋层的效果，或者利用纯粹的MOS电容，或者在Poly下产生一个相同的阱。该Single-Poly OTP器件不是需要追加光刻，就是需要设计较大的面积来增大电容型晶体管侧的电容，达到适当的栅电容比例，这样必然影响到OTP器件的生产成本，生产周期及集成度的提高。
技术实现思路
本专利技术解决的技术问题是提供一种OTP器件，在不改变原有逻辑制造工艺及器件其它特性的情况下，实现高密度内置OTP器件，并且生产周期短，制造成本低。为解决上述技术问题，本专利技术OTP器件，在Word Line侧增大Poly的周长，增加Poly与扩散层间的边缘耦合周长来增大电容效率。采用这样的结构，在普通逻辑工艺中，不改变其他逻辑工艺的情况下，即可制作高密度内置OTP器件。附图说明图1是现有技术中Poly为规则形状的OTP器件结构示意图；图2是本专利技术Poly为多边形状的OTP器件结构示意图。具体实施例方式如图1所示，现有技术中的OTP器件其Poly为规则形状的矩形结构，在实验中可以发现，除平板电容外，栅的边缘电容也起到了非常重要的作用。本专利技术OTP器件(如图2所示)，在Word Line侧增大Poly的周长。将Poly的规则矩形结构，改为连续的条状或弯曲条状或树状Poly结构。利用增加Poly与扩散层间的边缘耦合周长来增大电容效率，提高编程效果。从而达到在不改变原有逻辑制造工艺及器件其他特性的情况下，制成高密度内置OTP器件。除了缩短生产周期，降低制造成本，在一定程度上缩小版图面积外，本专利技术还具有以下优点(1)为Single-Poly OTP器件提供了一种新的电容耦合方式。(2)利用边缘耦合来增加栅电容耦合效率。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种OTP器件，其特征在于在Word Line侧增大Poly的周长，增加Poly与扩散层间的边缘耦合周长来增大电容效...

【专利技术属性】
技术研发人员：徐向明，龚顺强，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：