使用物理改性层的晶体管及其操作和制造方法技术

本发明专利技术提供了一种使用物理改性层的晶体管，一种操作该晶体管的方法，和一种制造该晶体管的方法。该晶体管包括在衬底上形成的绝缘层、第一和第二导电层图案、物理改性层、高介电层、和栅电极。第一和第二导电层图案在所述绝缘层上彼此分隔开。所述物理改性层形成在第一和第二导电层图案之间的绝缘层部分上。所述高介电层堆叠在物理改性层上，且所述栅电极形成在所述高介电层上。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件和制造该器件的方法，更具体而言，涉及一种使用物理改性层的晶体管，操作该晶体管的方法和制造该晶体管的方法。
技术介绍
随着半导体技术的发展，半导体器件的集成度提高很快。随着半导体器件的集成度的提高，半导体元件如构成半导体器件的场效应晶体管(FET)的尺寸减小。当FET的尺寸减小时，源电极和漏电极之间的沟道长度变短了，结果出现了所谓的短沟道效应。由于短沟道效应，FET的阈值电压显著降低且载流子迁移率减低。而且，由于漏致势垒降低(drain induced barrierlowering，DIBL)，FET的特性退化了。
技术实现思路
本专利技术提供一种使用物理改性(physical property-changing)层的晶体管，该晶体管能够在低电压下操作并减低短沟道效应。本专利技术还提供一种操作这种晶体管的方法。本专利技术还提供一种制造这种晶体管的方法。根据本专利技术的一个方面，提供了一种晶体管包括形成在衬底上的绝缘层；在该绝缘层上彼此分隔开的第一导电层图案和第二导电层图案；形成在第一和第二导电层图案之间的绝缘层上的物理改性层；堆叠在该物理改性层上的高介电层；和形成在该高介电层上的栅电极。物理改性层可以是这样的材料层，其具有根据第一和第二导电层图案之间的电位差而从金属转变成半导体或从半导体转变成金属的物理性质。物理改性层可以是从由硫属化物(chalcogenide)材料层、过渡金属氧化物层、包含过渡金属氧化物的合成金属层、氧化铝层和包含氧化铝的合成金属层所组成的组中挑选的一种。构成过渡金属氧化物层的金属可以是从由钛(Ti)、钒(V)、铁(Fe)、镍(Ni)、铌(Nb)和钽(Ta)所组成的组中挑选的一种。高介电层可以是Al2O3层、HfO2层和ZrO2层之一。第一和第二导电层图案可以是金属层和硅化物层之一，其能够与物理改性层形成肖特基结。根据本专利技术的另一个方面，提供了一种操作晶体管的方法包括保持第一和第二导电层图案之间的电位差并施加0V电压或不同于0V电压的电压到栅电极。不同的电压可以是大于0V电压的电压。电位差可以小于当0V施加到栅电极时施加在第一和第二导电层图案之间以把物理改性层变成金属层的最小电位差。根据本专利技术的再一个方面，提供了一种制造晶体管的方法包括在衬底上形成绝缘层；在绝缘层上形成彼此分隔开的第一导电层图案和第二导电层图案；在绝缘层上顺序堆叠覆盖所述第一和第二导电层图案的物理改性层、高介电层和栅电极；且顺序刻蚀部分栅电极、高介电层和物理改性层以暴露部分第一和第二导电层图案。第一和第二导电层图案的形成可以包括形成掩模，其暴露出将在其中形成第一和第二导电层图案的绝缘层区域；在绝缘层的暴露区域上形成导电层；和移除该掩模。物理改性层可以是这样的材料层，其根据第一和第二导电层图案之间的电位差而从金属转变成半导体或从该半导体转变成该金属。材料层可以是从由硫属化物材料层、过渡金属氧化物层、包含过渡金属氧化物的合成金属层、氧化铝层和包含氧化铝的合成金属层所组成的组中挑选的一种。根据本专利技术，晶体管可以在低电压下操作，使得热辐射和功耗能够减少。而且，短沟道效应能够减低。附图说明通过参照附图的有关具体实施例的详细描述，本专利技术的上述和其他特点和优点将更为明显，在附图中图1是根据本专利技术一个实施例的晶体管的剖面图；图2到4是图示出图1的晶体管的操作的剖面图； 图5是图示出电流-电压特性的曲线图，该电流-电压特性是从用于测试并为了检查图1的晶体管的操作特性而制造的晶体管测量的；和图6到图8是逐步图示出制造图1的晶体管的方法的剖面图。具体实施例方式现将参照其中示出了本专利技术的具体实施例的附图更充分地描述本专利技术。在附图中，为了清楚起见，夸大了层和区域的厚度。根据本专利技术的晶体管将描述如下。参照图1，绝缘层42堆叠在衬底40上。衬底40可以是掺杂有预定导电杂质的半导体衬底，例如可以是掺杂有n型杂质的硅衬底。例如，绝缘层42可以是热氧化物层。第一导电层图案44a和第二导电层图案44b形成在绝缘层42上。第一导电层图案44a和第二导电层图案44b彼此分隔预定的距离。第一和第二导电层图案44a和44b之一用作源电极且另一个用作漏电极。第一和第二导电层图案44a和44b可以是能与物理改性层46形成肖特基结的金属层或硅化物层。金属层可以由铝(Al)、钛(Ti)或金(Au)形成。硅化物层可以是PtSi层或NiSi2层。物理改性层46形成在第一和第二导电层图案44a和44b之间的绝缘层部分上。物理改性层46向上延伸到第一和第二导电层图案44a和44b的上表面。物理改性层46是金属半导体(绝缘体)转化(metal-semiconductor-changing)材料层，其根据施加在第一和第二导电层图案44a和44b之间的电压强度变成金属或半导体(绝缘体)。物理改性层46可以是硫属化物材料层、过渡金属氧化物层或包括几种过渡金属氧化物的合成材料层。同样，物理改性层46可以是氧化铝层或其合成材料层。构成过渡金属氧化物层的过渡金属可以是例如钛(Ti)、钒(V)、铁(Fe)、镍(Ni)、铌(Nb)或钽(Ta)。高介电层48形成在物理改性层46上。高介电层48可以是具有相应于物理改性层46的低活性并能够被超薄薄膜加工(film-processed)的材料层(例如Al2O3层、HfO2层和ZrO2层)。栅电极50形成在高介电层48上。在操作中，参照图2，当施加到栅电极的电压Vg(称为栅电压)保持在0V且第一和第二导电层图案44a和44b之间的电位差Vd保持低于第一和第二导电层图案44a和44b之间的阈值电压Vth时，第一和第二导电层图案44a和44b之间的物理改性层46保持半导体或绝缘体的特性。所以，沟道不形成在第一和第二导电层图案44a和44b之间。相反，参照图3，当栅电压Vg保持在0V且第一和第二导电层图案44a和44b之间的电位差Vd保持大于阈值电压Vth(Vd＞Vth)时，第一和第二导电层图案44a和44b之间的物理改性层46具有金属特性。所以，沟道C形成在第一和第二导电层图案44a和44b之间且电流在其间(therebetween)流动。参照图4，当栅电压Vg大于0V时，位于第一和第二导电层图案44a和44b之间的物理改性层46的底部的空穴浓度‘h’增大了。从而，即使第一和第二导电层图案44a和44b之间的电位差Vd小于阈值电压Vth，沟道‘C1’形成在物理改性层46中。上述结果意味着当栅电压Vg大于0V时，第一和第二导电层图案44a和44b之间的阈值电压Vth减低。为了确认上述理论结果，本申请人已经制造用于测试用的晶体管并在图2到4中示出的条件下使用该测试用晶体管测量了Vd和Vg。在测试用的晶体管中分别相应于第一和第二导电层图案44a和44b的源电极和漏电极已经由铂(Pt)形成为具有30μm×30μm大小。同样，物理改性层46已经由TiAlOx形成为具有50nm厚度。图5是图示出从测试用的晶体管测量的电流电压特性的曲线图。图5显示，当源电极和漏电极之间的电位差是1.6V和2V时，晶体管中在源电极和漏电极之间流动的电流急剧地增大。当栅电压Vg是0V时，源电极和漏电极之间2V的电压差是阈值电压(下文中称为第一阈值电压)。同样，源电极本文档来自技高网...

【技术保护点】
一种晶体管，包括：衬底；绝缘层，形成在所述衬底上；第一导电层图案和第二导电层图案，在所述绝缘层上彼此分隔开；物理改性（ｐｈｙｓｉｃａｌｐｒｏｐｅｒｔｙ－ｃｈａｎｇｉｎｇ）层，形成在所述第一和第二导电层图案之间的绝缘层上；高介电层，堆叠在所述物理改性层上；和栅电极，形成在所述高介电层上。

【技术特征摘要】
KR 2005-3-2 17218/051.一种晶体管，包括衬底；绝缘层，形成在所述衬底上；第一导电层图案和第二导电层图案，在所述绝缘层上彼此分隔开；物理改性(physical property-changing)层，形成在所述第一和第二导电层图案之间的绝缘层上；高介电层，堆叠在所述物理改性层上；和栅电极，形成在所述高介电层上。2.根据权利要求1所述的晶体管，其中所述物理改性层是这样的材料层，其具有根据所述第一和第二导电层图案之间的电位差而从金属转变成半导体或从半导体转变成金属的物理性质。3.根据权利要求1所述的晶体管，其中所述物理改性层是从由硫属化物(chalcogenide)材料层、过渡金属氧化物层、包含过渡金属氧化物的合成金属层、氧化铝层和包含氧化铝的合成金属层所组成的组中挑选的一种。4.根据权利要求3所述的晶体管，其中构成所述过渡金属氧化物层的金属是从由钛(Ti)、钒(V)、铁(Fe)、镍(Ni)、铌(Nb)和钽(Ta)所组成的组中挑选的一种。5.根据权利要求1所述的晶体管，其中所述高介电层是Al2O3层、HfO2层和ZrO2层之一。6.根据权利要求1所述的晶体管，其中所述第一和第二导电层图案是金属层和硅化物层之一，其与所述物理改性层形成肖特基结。7.根据权利要求6所述的晶体管，其中所述金属层是铝(Al)层、钛(Ti)层和金(Au)层之一。8.根据权利要求6所述的晶体管，其中所述硅化物层是PtSi层和NiSi2层之一。9.一种操作包括衬底、形成在所述衬底上的绝缘层、在所述绝缘层上彼此分隔开的第一导电层图案和第二导电层图案、形成在所述第一和第二导电层图案之间的绝缘层上的物理改性层、堆叠在所述物理改性层上的高介电层、和形成在所述高介电层上的栅电极的晶体管的方法，所述方法包括保持第一和第二导电层图案之间的电位差并施加0V电压或不同于该0V电压的电压到所述栅电极。10.根据权利要求9所述的方法，其中所述不同的电压是比所述0V电压大的电压。11.根据权利要求9所述的方法，其中所述电位差小于当0V施加到栅电极时施加在所述第一和第二导电层之间以把物理改性层转变为金属层的最小...

【专利技术属性】
技术研发人员：赵重来，柳寅儆，赵成逸，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]