半导体器件和制造方法技术

一种中介层衬底制造为具有位于邻近的区域之间的划线区域。在一个实施例中，利用单独的曝光中间掩模以图案化划线区域。曝光中间掩模以图案化划线区域将形成曝光区域，其重叠并悬置该曝光区域用于形成邻近的区域。本发明专利技术实施例涉及半导体器件和制造方法。

【技术实现步骤摘要】
半导体器件和制造方法
本专利技术实施例涉及半导体器件和制造方法。
技术介绍
集成电路的封装件正变得越来越复杂，更多的器件管芯封装在同一封装件中以实现更多功能。例如，封装件可以包括多个器件管芯，例如接合到同一中介层的处理器和存储器立方体。可以基于半导体衬底形成中介层，在半导体衬底中形成硅通孔以互连形成在中介层的相对侧上的部件。模塑料将器件管芯封装在其中。包括中介层和器件管芯的封装件进一步接合到封装衬底。另外，表面安装器件也可以接合到衬底上。散热器可以附接到器件管芯的顶面，以便耗散器件管芯中产生的热量。散热器可具有固定到封装衬底上的裙部。
技术实现思路
根据本专利技术的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：利用第一光刻掩模暴露位于中介层衬底上方的第一区域以形成第一曝光区域；利用第二光刻掩模暴露位于所述中介层衬底上方的第二区域以形成第二曝光区域；以及利用不同于所述第一光刻掩模和所述第二光刻掩模的第三光刻掩模，暴露位于所述中介层衬底上方的划线区域，以在所述第一曝光区域和所述第二曝光区域之间形成第三曝光区域，其中，第三曝光区域与所述第一曝光区域和所述第二曝光区域重叠。根据本专利技术的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：利用第一光刻掩模成像中介层衬底的第一区域；利用所述第一光刻掩模成像所述中介层衬底的第二区域；利用不同于所述第一光刻掩模的第二光刻掩模成像所述中介层衬底的第三区域，其中，所述第三区域在所述第一区域和所述第二区域之间延伸并且进入所述第一区域和所述第二区域内，其中，所述第三区域包括导电材料和位于所述导电材料下面的介电材料，所述介电材料具有由所述导电材料暴露的第一部分；以及在成像所述第三区域之后，从所述第三区域去除所述导电材料的至少部分，其中，去除所述导电材料在所述介电材料的第一部分内形成开口。根据本专利技术的另一些实施例，还提供了一种半导体器件，包括：中介层衬底；重分布层，位于所述中介层衬底上方；第一介电层，位于所述重分布层上方；第二介电层，位于所述第一介电层上方；接触焊盘，位于所述第二介电层上方；以及钝化层，位于所述接触焊盘上方，其中，所述第一介电层具有与所述第二介电层的第二侧壁对准的第一侧壁，并且其中，所述第一介电层具有与所述第二介电层的第四侧壁对准的第三侧壁，其中，所述第一侧壁与所述第二侧壁之间的距离大于曝光掩模的曝光极限。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1A-1D示出了根据一些实施例的具有重分布层的中介层衬底。图2A-2C示出了根据一些实施例的第一光刻胶的图案化以形成第一曝光区域。图3示出了根据一些实施例的钝化层的沉积。图4示出了根据一些实施例的钝化层的图案化。图5A-5C示出了根据一些实施例的划线区域的曝光。图6A-6B示出了根据一些实施例的第一蚀刻工艺。图7A-7B示出了根据一些实施例的半导体器件在中介层衬底上的放置。图8示出了根据一些实施例的封装。图9示出了根据一些实施例的密封剂和中介层衬底的减薄。图10示出了根据一些实施例的具有伪图案的实施例。图11示出了根据一些实施例的垂直悬置。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。现在将关于特定实施例描述实施例，其中利用额外的悬置掩模来克服衬底上晶圆上的芯片(CoWoS)3DIC封装中的最大中间掩模管芯尺寸。现在参考图1A-1D，其中示出了形成有光刻曝光区域的有源悬置的中介层100的形成工艺。在所示实施例中，中介层100包括中介层衬底101，中介层衬底101中具有至少部分地形成在其中的衬底通孔(TSV)103。中介层衬底101可以包括掺杂或未掺杂的体硅，或者绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括半导体材料层，例如硅，锗，硅锗，SOI，绝缘体上硅锗(SGOI)，或其组合。可以使用的其他衬底包括多层衬底，梯度衬底或混合取向衬底。中介层衬底101可以被划分为第一中介层区域105和第二中介层区域107。在一个实施例中，第一中介层区域105被设计为附接到多个第一半导体器件并且为多个第一半导体器件提供电连接(例如，第一半导体器件701，第二半导体器件703和第三半导体器件705，未在图1A-1B中示出，但在下面参照图7A示出和描述。为了容纳第一半导体器件701，第二半导体器件703和第三半导体器件705，第一中介层区域105可以形成为具有第一宽度W1。在一些实施例中，第一宽度W1可以形成为与第一图案化掩模155的最大可用曝光宽度一致(图1A中未示出，但在下面参考图1B进一步示出和讨论)。例如，第一宽度W1可以大于零但小于约33mm。然而，可以使用任何合适的宽度。第二中介层区域107可以类似于第一中介层区域105。例如，第二中介层区域107被设计为附接到多个第二半导体器件并且为多个第二半导体器件提供电连接(例如，第四半导体器件707，第五半导体器件709和第六半导体器件711，未在图1A中示出，但在下面参照图7A进一步示出和讨论)。另外，第二中介层区域107与第一中介层区域105分开设置并且间隔开，但是第二中介层区域107仍然可以使用与第一中介层区域105相同的第一光刻掩模155。这样，第二中介层区域107也将具有第一宽度W1，但是，如果期望使用与第一图案化掩模155不同的单独光刻掩模，第二中介层区域107也可以具有单独的宽度。第一中介层区域105可以通过划线区域109与第二中介层区域107分离。在一个实施例中，划线区域109是将第一中介层区域105与第二中介层区域107分开的单独区域，并且允许第一中介层区域105与第二中介层区域107之间的后续分割。在其他实施例中，划线区域109可以被图案化以提供额外的结构支撑(例如，使用伪材料)或者提供额外的电连接，其可用于测试，但不能用于最终产品。最后，划线区域109还有助于允许调整所选择的半导体器件(例如，第一半导体器件701，第二半导体器件703和第三半导体器件705)之间的尺寸，而无需完全重新设计不同的光刻掩模。另外，可以使用第五图案化掩模503(图1A-1D中未示出，但在下面参照图5B进一步示出和讨论)来形成划线区109。通过利用第五图案化掩模503(而不仅仅依赖于第一图案化掩模155的尺寸)，可以增加划线区域109的本文档来自技高网...

【技术保护点】
1.一种制造半导体器件的方法，所述方法包括：利用第一光刻掩模暴露位于中介层衬底上方的第一区域以形成第一曝光区域；利用第二光刻掩模暴露位于所述中介层衬底上方的第二区域以形成第二曝光区域；以及利用不同于所述第一光刻掩模和所述第二光刻掩模的第三光刻掩模，暴露位于所述中介层衬底上方的划线区域，以在所述第一曝光区域和所述第二曝光区域之间形成第三曝光区域，其中，第三曝光区域与所述第一曝光区域和所述第二曝光区域重叠。

【技术特征摘要】
2017.11.10 US 62/584,497;2018.08.01 US 16/052,2521.一种制造半导体器件的方法，所述方法包括：利用第一光刻掩模暴露位于中介层衬底上方的第一区域以形成第一曝光区域；利用第二光刻掩模暴露位于所述中介层衬底上方的第二区域以形成第二曝光区域；以及利用不同于所述第一光刻掩模和所述第二光刻掩模的第三光刻掩模，暴露位于所述中介层衬底上方的划线区域，以在所述第一曝光区域和所述第二曝光区域之间形成第三曝光区域，其中，第三曝光区域与所述第一曝光区域和所述第二曝光区域重叠。2.根据权利要求1所述的方法，其中，所述第三曝光区域与所述第一曝光区域重叠2.5μm。3.根据权利要求1所述的方法，其中，所述划线区域具有1400μm的宽度。4.根据权利要求1所述的方法，进一步包括：在暴露所述划线区域之后，从所述划线区域去除导电材料的至少部分。5.根据权利要求4所述的方法，其中，去除所述导电材料的所述部分去除了所有的所述导电材料。6.根据权利要求4所述的方法，其中，去除所述导电材料的所述部分形成所述导电材料的伪图案。7.根据权利要求4所述的方法，其中，去除所述导电材料的所述部分在所述导电材料与所述第一曝光区域之...

【专利技术属性】
技术研发人员：魏文信，胡宪斌，侯上勇，吴集锡，余振华，庄文荣，陈俊哲，林志明，林志清，黄诗雯，张俊华，谢宗扬，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71