形成绝缘体上硅衬底的方法技术

本发明专利技术实施例公开形成绝缘体上硅衬底的方法。在一些实施例中，在牺牲衬底上形成外延层及氧化物层。在所述外延层中形成蚀刻终止层。在所述氧化物层处将所述牺牲衬底结合到处理衬底。移除所述牺牲衬底。部分地移除所述外延层，直到暴露出所述蚀刻终止层。

【技术实现步骤摘要】
形成绝缘体上硅衬底的方法
本专利技术实施例是涉及形成绝缘体上硅(silicon-on-insulator，SOI)衬底的方法。
技术介绍
传统绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)装置通常在例如埋入氧化物(buriedoxide，BOX)层等绝缘体层上具有薄的硅层，所述薄的硅层也被称为有源层。例如金属氧化物半导体晶体管(MOSFET)等有源装置形成在有源层的有源区中。有源区中的有源装置通过埋入氧化物层而与衬底隔离。形成在绝缘体上硅衬底上的装置相比于其块状衬底对等物表现出许多改善的性能特性。绝缘体上硅衬底在减少与反向基体效应(reversebodyeffect)、装置闭锁(devicelatch-up)、软错误率(soft-errorrate)、及结电容(junctioncapacitance)相关的问题方面尤其有用。绝缘体上硅技术因此使得能够实现更高速的性能、更高的组装密度、以及降低的功耗。然而，用于制作绝缘体上硅衬底的传统技术通常昂贵且无法提供绝缘体上硅衬底的硅层的均匀厚度。
技术实现思路
根据本专利技术的一些实施例，一种形成绝缘体上硅衬底的方法包括以下操作。在牺牲衬底上形成外延层及氧化物层。在所述外延层中形成蚀刻终止层。在所述氧化物层处将所述牺牲衬底结合到处理衬底。移除所述牺牲衬底。部分地移除所述外延层，直到暴露出所述蚀刻终止层。附图说明图1是根据一些实施例的一种形成绝缘体上硅衬底的方法的流程图。图2A到图2K是根据一些实施例的一种形成绝缘体上硅衬底的方法的剖视图。图3是根据替代实施例的一种形成绝缘体上硅衬底的方法的流程图。图4A到图4I是根据替代实施例的一种形成绝缘体上硅衬底的方法的剖视图。具体实施方式以下公开内容提供用于实施所提供的主题的不同特征的许多不同实施例或实例。出于以简化方式传达本专利技术的目的，以下阐述组件及排列的具体实例。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第二特征形成于第一特征“之上”或第一特征“上”可包括其中第二特征及第一特征形成为直接接触的实施例，且也可包括其中第二特征与第一特征之间可形成有附加特征、进而使得所述第二特征与所述第一特征可能不直接接触的实施例。此外，可在本专利技术的各种实例中使用相同的参考编号及/或字母来指代相同或类似的部件。参考编号的重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“位于…上(on)”、“位于…之上(over)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。图1是根据一些实施例的一种形成绝缘体上硅衬底的方法的流程图。图2A到图2K是根据一些实施例的一种形成绝缘体上硅衬底的方法的剖视图。参照图1及图2A到图2B，在操作10中，在牺牲衬底100上形成外延层102及氧化物层104。在一些实施例中，牺牲衬底100包含硅。举例来说，牺牲衬底100包含单晶硅。在一些实施例中，牺牲衬底100以第一导电类型进行重掺杂。例如，将牺牲衬底100选择为P+硅晶片(wafer)。在一些实施例中，随后使牺牲衬底100经受外延、氧化及离子植入操作，并在进一步的薄化操作期间完全移除牺牲衬底100。因此，牺牲衬底100可为具有较低测试级别的非常便宜的晶片或者甚至是机械晶片。在一些实施例中，牺牲衬底100具有无缺陷的顶表面以使得能够在所述顶表面上进行高质量的外延生长，且具有低翘曲性质以维持后续的结合操作。在一些实施例中，P+牺牲衬底100具有范围非常广的掺杂类型及范围，至少从约1E18cm-3到1E20cm-3。为了在HNA湿蚀刻剂中保持高蚀刻速率(将在操作18中进行详细阐述)，晶片电阻率的掺杂下端选择为等于约0.1Ohm-cm。所述范围的上端(电阻率等于约10-3Ohm-cm)是根据在其上面生长无缺陷外延层的能力来确定。然后，外延层102在牺牲衬底100上外延生长。对例如温度、原料气等外延条件进行选择，以提供高质量的(例如，无缺陷的)外延膜及高生产量。在一些实施例中，外延层102包含硅。在一些实施例中，外延层102包含单晶硅。在替代实施例中，外延层102包含多晶硅。将外延层102的性质选择成等于绝缘体上硅晶片上的最终表面膜的所需电性质。在一些实施例中，外延层102在本说明书通篇中被称为装置层。在一些实施例中，以第一导电类型对外延层102进行轻掺杂。举例来说，将外延层102选择为P-硅层。在一些实施例中，牺牲衬底100与外延层102具有相同的导电类型，且牺牲衬底100的掺杂浓度大于外延层102的掺杂浓度。在一些实施例中，将外延层102的厚度选择成处于1微米到数微米的范围内。在一些实施例中，如图2B所示，使外延层102氧化以在剩余的外延层102的顶部上形成氧化物层104。具体来说，氧化物层104是通过使外延层102的顶部部分氧化而形成。对氧化条件进行选择，以形成高质量的(例如，无缺陷的)氧化物，并在氧化物层104与外延层102之间形成高质量的界面(interface)。在一些实施例中，将外延层102热氧化到与所需埋入氧化物(BOX)厚度相等的厚度，例如在约20nm与200nm之间。在替代实施例中，需要超过200nm的埋入氧化物厚度。在一些实施例中，仍将例如干燥氧化等热氧化执行到200nm，且其余的埋入氧化物厚度来自于在例如处理衬底等另一衬底上的氧化物生长。在一些实施例中，装置层(例如，外延层102)上的氧化物厚度受到限制，这个因为随后在工艺流程中将贯穿氧化物执行离子植入；氧化物越厚，需要越高的离子能量。在替代实施例中，通过在外延层102上沉积氧化物材料而不消耗外延层102的厚度来形成氧化物层104。举例来说，通过化学气相沉积(chemicalvapordeposition，CVD)、物理气相沉积(physicalvapordeposition，PVD)、原子层沉积(atomiclayerdeposition，ALD)或适当的方法来沉积氧化物层104。参照图1及图2C，在操作12中，在外延层102中形成蚀刻终止层106。在一些实施例中，在外延层102中形成蚀刻终止层106的方法包括：贯穿氧化物层104执行离子植入工艺105。在一些实施例中，离子植入工艺105使外延层102部分地非晶化。举例来说，离子植入工艺105使外延层102的中间部分非晶化，以形成蚀刻终止层106。在一些实施例中，蚀刻终止层106形成为完全非晶状态。在替代实施例中，蚀刻终止层106形成为局部非晶状态；也就是说，蚀刻终止层106形成为混合结晶-非晶状态，且具有一定程度的结构次序。在一些实施例中，蚀刻终止层106在本说明书通篇中被称为非晶层或非晶化层。选择植入元素离子或离子物种的因素包括：对硅来说无掺杂活性、使硅非晶化的能力、植入机兼容性、穿透深度(Rp)等。非掺杂(non-doping本文档来自技高网...

【技术保护点】
1.一种形成绝缘体上硅衬底的方法，其特征在于，包括：在牺牲衬底上形成外延层及氧化物层；在所述外延层中形成蚀刻终止层；在所述氧化物层处将所述牺牲衬底结合到处理衬底；移除所述牺牲衬底；以及部分地移除所述外延层，直到暴露出所述蚀刻终止层。

【技术特征摘要】
2017.09.20 US 62/561,159;2018.01.03 US 15/861,6291.一种形成绝缘体...

【专利技术属性】
技术研发人员：艾力克斯·乌先科，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71