一种基于忆阻器RRAM的逻辑运算系统技术方案

本发明专利技术提供了一种基于RRAM的逻辑运算系统，包括：忆阻器RRAM阵列、运算控制单元、反馈控制电路、外围辅助电路，忆阻器RRAM阵列采用半交叉阵列的结构，运算控制单元采用有限状态机结构模式。本发明专利技术实现了存储与计算的融合，构造了一种新型的ALU系统，数据的存储和运算都可以在本地完成，ALU系统的速度将不会被限制，同时省去了数据的搬移，节省了功耗。

【技术实现步骤摘要】
一种基于忆阻器RRAM的逻辑运算系统
本专利技术涉及非挥发性存储器计算领域，特别涉及一种基于电阻转变随机存储器(RRAM，ResistiveRandomAccessMemory，简称阻变存储器)的逻辑运算系统。
技术介绍
算术逻辑运算单元(ALU)一直是CPU系统里面重要的硬件组成部分，随着不断的发展，ALU的速度被大幅度的提高，运算与存储之间的速度矛盾越来越大，因而也出现了所谓的存储瓶颈。
技术实现思路
为了能够很好的解决上述技术问题，本专利技术提出了一种基于忆阻器RRAM的逻辑运算系统，实现存储与计算的融合，构造一种新型的ALU系统，数据的存储和运算都可以在本地完成，这样，ALU系统的速度将不会被限制，同时省去了数据的搬移，节省了功耗。根据本专利技术的一个方面，提供了一种基于忆阻器RRAM的逻辑运算系统，包括：忆阻器RRAM阵列，被第一开关阵列、第二开关阵列、第三开关阵列包围，用于存储和计算操作；运算控制单元，用于控制忆阻器RRAM阵列有效实现逻辑运算操作；外围辅助电路，用于控制在所选定的位置向忆阻器RRAM施加恰当的电压进行运算和读出忆阻器中运算的结果数据；反馈控制电路，用于将忆阻器RRAM的输出信号反馈到控制端，进而决定下一节拍的输出电压；以及用于控制运算控制单元和外围辅助电路的运行。在本专利技术的某些实施例中，所述忆阻器RRAM阵列采用半交叉阵列结构，在行信号各自独立，但是列信号被连在一起，每次对一行的单元同时施加电压而进行逻辑运算。在本专利技术的某些实施例中，所述忆阻器RRAM阵列所实现的全加操作和乘法器操作均是基于采用表决器逻辑的一位全加器操作来实现的，其表达式为：其中，S表示为本位和信号、C0表示为进位信号，Ci、B、A表示为三个输入信号，M代表的是一次表决器逻辑，其对应的结果为三个参数两两相与后再相或的结果。在本专利技术的某些实施例中，所述一位全加器需要三个忆阻器单元，其操作步骤如下：第一步、初始化忆阻器单元的阻值到高阻态；第二步、改变忆阻器中存储的值进行第一次写操作，分别在三个忆阻器单元中依次写入B、B和A；第三步、继续进行写操作从而得到向高位的进位信号值C0；第四步、通过写操作得到本位和信号S。在本专利技术的某些实施例中，通过全局初始化来省略第一步操作。在本专利技术的某些实施例中，所述一位全加器的数字控制模块在每次写操作完成之后随之进行一次读操作，将读出的数据与要写入的数据进行比对，如果相同，证明本次写操作成功，可以按序进行下一次写操作，如果不同，会继续进行上次写操作，同时，脉冲宽度将增加一个时钟周期，并依次进行下去，当脉冲宽度已经大到一个设定的值并且写操作仍没有正确写入数据，所述数字控制模块向外提示该单元已经被损坏。在本专利技术的某些实施例中，所述运算控制单元采用有限状态机结构模式，其操作步骤受控于反馈控制电路。在本专利技术的某些实施例中，所述反馈控制电路为存储控制器。在本专利技术的某些实施例中，所述外围辅助电路包括：LDO电路，其输入端与运算控制单元连接、输出端与第一开关阵列、第二开关阵列连接；LDO电路用于产生set、reset以及forming电压；行列译码器电路，包括行译码器电路、列译码器电路以及控制信号译码电路，行译码器电路的输入端与反馈控制电路连接，输出端与第一开关阵列连接；列译码器电路的输入端与反馈控制电路连接，输出端与第二开关阵列连接；控制信号译码电路的输入端与反馈控制电路连接，输出端与运算控制单元2连接，行列译码器电路用于接收反馈控制电路产生的行、列地址信号、运算控制信号并进行译码，从而控制第一、第二阵列开关对应的行列控制信号被打开，以完成运算；灵敏放大器电路，其输入端与第三开关阵列连接，输出端与反馈控制电路连接，灵敏放大器电路用于将RRAM忆阻器输出的电流信号转换为对应的电压信号再反馈到反馈控制电路。(三)有益效果从上述技术方案可以看出，本专利技术基于忆阻器RRAM的逻辑运算系统至少具有以下有益效果其中之一：(1)本专利技术实现了本地计算本地存储，不仅提高了运算速度，而且节省了能量损耗，同时释放了总线负担，有利于进一步提高当前计算机系统的速度；(2)对现有的逻辑运算系统进行了优化，提高了逻辑运算速度，降低了器件的面积。附图说明图1为本专利技术实施例逻辑运算系统的结构框图。图2为本专利技术实施例基于RRAM的逻辑运算采用的半交叉阵列结构图。图3为本专利技术实施例一位全加器的实现逻辑框图。图4为本专利技术实施例一位全加器的实现微操作示意图。图5为本专利技术实施例写验证操作脉冲图。图6为基于忆阻器的不同逻辑实现一位全加器的参数对比示意图。图7为本专利技术实施例有限状态机(LogicFSM)结构模式的流程示意图。图8为本专利技术实施例LDO电路图。图9为本专利技术实施例灵敏放大器电路图。【主要元件】1-RRAM阵列；2-运算控制单元；3-反馈控制电路；4-外围辅助电路；41-LDO电路；43-灵敏放大器电路。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。在本专利技术的示例性实施例中，提供了一种基于忆阻器RRAM的逻辑运算系统。图1为本专利技术实施例逻辑运算系统的结构框图。如图1所示，本专利技术基于忆阻器RRAM的逻辑运算系统包括：忆阻器RRAM阵列1、运算控制单元2、反馈控制电路3、外围辅助电路4。忆阻器RRAM阵列1用于存储和计算操作，忆阻器RRAM阵列1采用半交叉阵列结构。现有的交叉阵列结构在进行并行计算时灵活性很差，而本专利技术采用的半交叉阵列结构有效实现了并行性。图2为本专利技术实施例基于RRAM的逻辑运算采用的半交叉阵列结构图。如图2所示，半交叉阵列结构采用的方法是在行信号各自独立，但是列信号被连在一起，每次可以对一行的单元同时施加电压而进行逻辑运算，而不再是一个单元一个单元的串行进行，大大提高了运算的灵活性。正如图2中所表示的，每一列都有一个灵敏放大器，用于读出操作。在某些实施例中，忆阻器RRAM所实现的全加器操作和乘法器操作均是基于采用表决器逻辑的一位全加器操作来实现的。将基于与或非的逻辑转换为表决器逻辑，此外，由式1.1和式1.2中给出了全加器的本位和信号和进位信号与三个输入信号之间的关系，通过将表决器逻辑与加法器关系式相融合，便可以得到利用表决器逻辑来实现加法器逻辑的表达式关系，并对其进行了化简，其具体的实现关系如式1.3和式1.4所示。其中，Ci、B、A分别为输入信号，S为本位和信号，C0为进位信号，M代表的是一次表决器逻辑，其对应的结果为三个参数两两相与后再相或的结果，R为其对应的忆阻器单元，其中括号内的三个变量依次对应的是上电极信号、原始存储的数据、下电极信号。上式中括号内的变量顺序对运算结果是没有影响的，通过上式可以清晰的发现，三个输入信号相互与或得到的本位和信号S可以通过两步的表决器逻辑来实现，而进位信号Co可以通过一步表决器逻辑来实现，并且这一步操作的结果也正是在求解本位和信号S所需要的一步，因此也能节省在具体实现操作上的步骤。基于该公式，可以得到利用表决器逻辑去实现加法操作的具体框图，如图3所示，其对应的微操作如图4所示。图3左图表示的是利用表决器逻辑所实现的本位和和高位进位值，而右图则是利用忆阻器单元所实现的本位和和高位进位值。其中，R圆圈下面的三条斜线从左本文档来自技高网...

【技术保护点】
1.一种基于忆阻器RRAM的逻辑运算系统，其特征在于，包括：忆阻器RRAM阵列，被第一开关阵列、第二开关阵列、第三开关阵列包围，用于存储和计算操作；运算控制单元，用于控制忆阻器RRAM阵列有效实现逻辑运算操作；外围辅助电路，用于控制在所选定的位置向忆阻器RRAM施加恰当的电压进行运算和读出忆阻器中运算的结果数据；反馈控制电路，用于将忆阻器RRAM的输出信号反馈到控制端，进而决定下一节拍的输出电压；以及用于控制运算控制单元和外围辅助电路的运行。

【技术特征摘要】
1.一种基于忆阻器RRAM的逻辑运算系统，其特征在于，包括：忆阻器RRAM阵列，被第一开关阵列、第二开关阵列、第三开关阵列包围，用于存储和计算操作；运算控制单元，用于控制忆阻器RRAM阵列有效实现逻辑运算操作；外围辅助电路，用于控制在所选定的位置向忆阻器RRAM施加恰当的电压进行运算和读出忆阻器中运算的结果数据；反馈控制电路，用于将忆阻器RRAM的输出信号反馈到控制端，进而决定下一节拍的输出电压；以及用于控制运算控制单元和外围辅助电路的运行。2.根据权利要求1所述的逻辑运算系统，其特征在于，所述忆阻器RRAM阵列采用半交叉阵列结构，在行信号各自独立，但是列信号被连在一起，每次对一行的单元同时施加电压而进行逻辑运算。3.根据权利要求1所述的逻辑运算系统，其特征在于，所述忆阻器RRAM阵列所实现的全加操作和乘法器操作均是基于采用表决器逻辑的一位全加器操作来实现的，其表达式为：其中，S表示为本位和信号、C0表示为进位信号，Ci、B、A表示为三个输入信号，M代表的是一次表决器逻辑，其对应的结果为三个参数两两相与后再相或的结果。4.根据权利要求3所述的逻辑运算系统，其特征在于，所述一位全加器需要三个忆阻器单元，其操作步骤如下：第一步、初始化忆阻器单元的阻值到高阻态；第二步、改变忆阻器中存储的值进行第一次写操作，分别在三个忆阻器单元中依次写入B、B和A；第三步、继续进行写操作从而得到向高位的进位信号值C0；第四步、通过写操作得到本位和信号S。5.根据权利要求3所述的逻辑运算系统，其特征在于，通过全局初始化来省略第一步操作。6.根据权利要求3所述的...

【专利技术属性】
技术研发人员：张锋，李云，高琪，霍强，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11