用于使用感测电路执行逻辑运算的设备及方法技术

本发明专利技术包含与使用感测电路执行逻辑运算有关的设备及方法。实例性设备包括存储器单元阵列及耦合到所述阵列的感测电路。所述感测电路经配置以使用存储于耦合到感测线的第一存储器单元中的数据值作为第一输入及使用存储于耦合到所述感测线的第二存储器单元中的数据值作为第二输入来执行逻辑运算。所述感测电路经配置以在不经由感测线地址存取传送数据的情况下执行所述逻辑运算。

【技术实现步骤摘要】
【国外来华专利技术】用于使用感测电路执行逻辑运算的设备及方法
本专利技术一般来说涉及半导体存储器及方法，且更特定来说涉及与使用感测电路执行逻辑运算有关的设备及方法。
技术介绍
存储器装置通常作为内部半导体集成电路提供于计算机或其它电子系统中。存在包含易失性及非易失性存储器的许多不同类型的存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)以及其它存储器。非易失性存储器可通过在未经供电时保持所存储数据而提供永久数据且可包含NAND快闪存储器、NOR快闪存储器及例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻随机存取存储器(MRAM)(例如自旋扭矩转移随机存取存储器(STTRAM))的电阻可变存储器以及其它存储器。电子系统通常包含若干个处理资源(例如，一或多个处理器)，所述处理资源可检索并执行指令且将所执行指令的结果存储到适合位置。处理器可包括(举例来说)可用以通过对数据(例如，一或多个运算数)执行例如AND、OR、NOT、NAND、NOR及XOR逻辑运算等逻辑运算来执行指令的若干个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及/或组合逻辑块。举例来说，功能单元电路(FUC)可用以对运算数执行例如加法、减法、乘法及/或除法的算术运算。在向FUC提供指令以供执行时可涉及电子系统中的若干个组件。指令可(例如)通过例如控制器及/或主机处理器的处理资源产生。数据(例如，将对其执行指令的运算数)可存储于可由FUC存取的存储器阵列中。可在FUC开始对数据执行指令之前从存储器阵列检索且定序及/或缓冲指令及/或数据。此外，在可经由FUC在一或多个时钟周期中执行不同类型的运算时，也可定序及/或缓冲指令及/或数据的中间结果。在许多实例中，处理资源(例如，处理器及/或相关联的FUC)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线存取数据以执行一组指令。处理性能可在存储器中处理器(PIM)装置中进行改良，其中处理器可在存储器内部及/或接近存储器(例如，直接在与存储器阵列相同的芯片上)而实施，此可在处理时节约时间及电力。然而，此类PIM装置可具有例如增大的芯片大小的各种缺陷。此外，此类PIM装置可仍然消耗与执行逻辑运算(例如，计算函数)相关联的不期望量的电力。
技术实现思路
在一方面中，本申请涉及一种用于执行逻辑运算的设备。所述用于执行逻辑运算的设备包括：存储器单元阵列，其耦合到感测电路；及控制器，其经配置以控制所述感测电路以：使用存储于耦合到感测线的第一存储器单元中的数据值作为第一输入及使用存储于耦合到所述感测线的第二存储器单元中的数据值作为第二输入来执行逻辑运算；且其中所述设备经配置以在不经由感测线地址存取传送数据的情况下执行所述逻辑运算；且其中所述设备经配置以在不经由感测线地址存取传送数据的情况下将所述逻辑运算的结果存储于所述第一存储器单元、所述第二存储器单元及第三存储器单元中的至少一者中。在另一方面中，本申请涉及一种用于执行逻辑运算的方法。所述用于执行逻辑运算的方法包括：确定存储于存储器单元阵列的第一行的若干个存储器单元中的数据值，所述若干个存储器单元中的每一者耦合到若干个感测线中的相应感测线；及使用存储于所述第一行的所述若干个存储器单元中的所述数据值作为若干个第一输入及使用存储于所述阵列的第二行的若干个存储器单元中的数据值作为若干个第二输入来并行地执行逻辑运算，其中所述第二行的所述若干个存储器单元中的每一者耦合到所述若干个感测线中的相应感测线；且其中在不经由总线传送数据的情况下并行地执行所述逻辑运算。在另一方面中，本申请涉及一种用于执行逻辑运算的方法。所述用于执行逻辑运算的方法包括：将对应于第一输入及第二输入的数据存储于存储器单元阵列中；使用所述第一输入及所述第二输入来执行逻辑运算，及将所述逻辑运算的结果存储于所述阵列中；其中执行所述逻辑运算且在不经由感测线地址存取传送数据的情况下将所述结果存储于所述阵列中。在另一方面中，本申请涉及一种用于执行逻辑运算的设备。所述用于执行逻辑运算的设备包括：存储器单元阵列；控制器，其耦合到所述阵列且经配置以：将控制信号施加到耦合到所述阵列的感测电路以使用一对互补感测线上的数据作为逻辑运算的输入来执行所述逻辑运算；及将控制信号施加到所述感测电路以在不经由耦合到所述感测电路的本地输入/输出I/O线传送数据的情况下将所述逻辑运算的结果存储于所述阵列中。在另一方面中，本申请涉及一种用于执行逻辑运算的设备。所述用于执行逻辑运算的设备包括：读出放大器，其耦合到存储器单元阵列的一对互补感测线；及累加器，其耦合到所述读出放大器，所述累加器包括：第一传递晶体管，其具有耦合到所述一对互补感测线中的第一感测线的第一源极/漏极区域；第二传递晶体管，其具有耦合到所述一对互补感测线中的第二感测线的第一源极/漏极区域；第一对交叉耦合的晶体管及第二对交叉耦合的晶体管；且其中所述设备经配置以在不经由感测线地址存取传送数据的情况下执行逻辑运算，所述逻辑运算包括对由所述一对互补感测线中的至少一者上的信号表示的数据值执行累加运算。在另一方面中，本申请涉及一种用于执行逻辑运算的设备。所述用于执行逻辑运算的设备包括：读出放大器，其耦合到存储器单元阵列的一对互补感测线；及计算组件，其耦合到所述读出放大器且包括：第一传递晶体管，其第一源极/漏极区域耦合到所述一对互补感测线中的第一感测线；及第二传递晶体管，其第一源极/漏极区域耦合到所述一对互补感测线中的第二感测线；一对交叉耦合的n沟道晶体管中的第一n沟道晶体管，其第一源极/漏极区域耦合到所述第一传递晶体管的第二源极/漏极区域；及所述一对交叉耦合的n沟道晶体管中的第二n沟道晶体管，其第一源极/漏极区域耦合到所述第二传递晶体管的第二源极/漏极区域；一对交叉耦合的p沟道晶体管中的第一p沟道晶体管，其第一源极/漏极区域耦合到所述第一传递晶体管的所述第二源极/漏极区域；及所述一对交叉耦合的p沟道晶体管中的第二p沟道晶体管，其第一源极/漏极区域耦合到所述第二传递晶体管的所述第二源极/漏极区域；第一下拉晶体管，其第一源极/漏极区域耦合到所述第一感测线；及第二下拉晶体管，其第一源极/漏极区域耦合到所述第二感测线；第三下拉晶体管，其第一源极/漏极区域耦合到所述第一下拉晶体管的第二源极/漏极区域且其栅极耦合到所述第二n沟道晶体管的栅极，所述第二n沟道晶体管耦合到所述第二p沟道晶体管的栅极；及第四下拉晶体管，其第一源极/漏极区域耦合到所述第二下拉晶体管的第二源极/漏极区域且其栅极耦合到所述第一n沟道晶体管的栅极，所述第一n沟道晶体管耦合到所述第一p沟道晶体管的栅极，其中所述设备经配置以在不经由感测线地址存取传送数据的情况下执行逻辑运算。在另一方面中，本申请涉及一种用于执行逻辑运算的设备。所述用于执行逻辑运算的设备包括：存储器单元阵列；及感测电路，其耦合到所述阵列且经配置以从控制器接收控制信号以在第一时间点使用耦合到所述感测电路的所述阵列的感测线上的第一数据值作为第一输入及在第二时间本文档来自技高网...

【技术保护点】
一种设备，其包括：存储器单元阵列；及感测电路，其耦合到所述阵列且经配置以在第一时间点使用耦合到所述感测电路的所述阵列的感测线上的第一数据值作为第一输入及在第二时间点使用所述感测线上的第二数据值作为第二输入来执行逻辑运算；且其中所述感测电路经配置以在不经由感测线地址存取传送数据的情况下执行所述逻辑运算。

【技术特征摘要】
【国外来华专利技术】2013.03.04 US 13/784,2191.一种用于执行逻辑运算的设备，其包括：存储器单元阵列，其耦合到感测电路；及控制器，其经配置以控制所述感测电路以：使用存储于耦合到感测线的第一存储器单元中的数据值作为第一输入及使用存储于耦合到所述感测线的第二存储器单元中的数据值作为第二输入来执行逻辑运算；且其中所述设备经配置以在不经由感测线地址存取传送数据的情况下执行所述逻辑运算；且其中所述设备经配置以在不经由感测线地址存取传送数据的情况下将所述逻辑运算的结果存储于所述第一存储器单元、所述第二存储器单元及第三存储器单元中的至少一者中。2.根据权利要求1所述的设备，其中所述感测线包括一对互补感测线中的第一感测线，且其中所述感测电路包括：读出放大器，其耦合到所述一对互补感测线；及计算组件，其耦合到所述读出放大器且包括：交叉耦合的锁存器；第一传递晶体管，其第一源极/漏极区域耦合到所述交叉耦合的锁存器且其第二源极/漏极区域耦合到所述第一感测线；及第二传递晶体管，其第一源极/漏极区域耦合到所述交叉耦合的锁存器且其第二源极/漏极区域耦合到所述一对互补感测线中的第二感测线。3.根据权利要求2所述的设备，其中所述计算组件的晶体管与所述阵列的存储器单元及/或与所述读出放大器的晶体管成间距地形成。4.根据权利要求2所述的设备，其中所述计算组件进一步包括：第一反相晶体管，其第一源极/漏极区域耦合到所述交叉耦合的锁存器且其第二源极/漏极区域耦合到所述第一感测线；及第二反相晶体管，其第一源极/漏极区域耦合到所述交叉耦合的锁存器且其第二源极/漏极区域耦合到所述第二感测线。5.根据权利要求4所述的设备，其中所述交叉耦合的锁存器包括一对n沟道晶体管及一对p沟道晶体管，且其中：所述一对n沟道晶体管中的第一者的栅极及所述一对p沟道晶体管中的第一者的栅极与耦合到所述交叉耦合的锁存器且耦合到所述第一感测线的所述反相晶体管的栅极耦合；及所述一对n沟道晶体管中的第二者的栅极及所述一对p沟道晶体管中的第二者的栅极与耦合到所述交叉耦合的锁存器且耦合到所述第二感测线的所述反相晶体管的栅极耦合。6.根据权利要求4所述的设备，其中所述感测电路经配置以响应于施加到所述计算组件及所述读出放大器中的至少一者的特定控制信号而执行AND运算、NAND运算及反相运算中的至少一者。7.一种用于执行逻辑运算的方法，其包括：确定存储于存储器单元阵列的第一行的若干个存储器单元中的数据值，所述若干个存储器单元中的每一者耦合到若干个感测线中的相应感测线；及使用存储于所述第一行的所述若干个存储器单元中的所述数据值作为若干个第一输入及使用存储于所述阵列的第二行的若干个存储器单元中的数据值作为若干个第二输入来并行地执行逻辑运算，其中所述第二行的所述若干个存储器单元中的每一者耦合到所述若干个感测线中的相应感测线；且其中在不经由总线传送数据的情况下并行地执行所述逻辑运算。8.根据权利要求7所述的方法，其中：所述若干个感测线中的每一者耦合到若干个读出放大器中的相应读出放大器；所述若干个读出放大器中的每一者耦合到若干个交叉耦合的锁存器中的相应交叉耦合的锁存器，其中所述若干个交叉耦合的锁存器中的每一者包括一对n沟道晶体管、一对p沟道晶体管、一对传递晶体管及一对反相晶体管；且其中执行所述逻辑运算包括：在其中启用所述传递晶体管的第一运算阶段期间将存储于所述第一行的所述若干个存储器单元中的所述数据值传送到所述若干个交叉耦合的锁存器；在停用所述传递晶体管时确定存储于所述第二行的所述若干个存储器单元中的所述数据值；及随后启用所述一对传递晶体管中的每一者中的仅一个相应传递晶体管，使得所述若干个交叉耦合的锁存器中的每一交叉耦合的锁存器存储相应数据值，所述相应数据值对应于存储于所述第一行的所述若干个存储器单元中的相应存储器单元中的数据值与存储于所述第二行的所述若干个存储器单元中的相应存储器单元中的数据值的AND。9.一种用于执行逻辑运算的方法，其包括：将对应于第一输入及第二输入的数据存储于存储器单元阵列中；使用所述第一输入及所述第二输入来执行逻辑运算，及将所述逻辑运算的结果存储于所述阵列中；其中执行所述逻辑运算且在不经由感测线地址存取传送数据的情况下将所述结果存储于所述阵列中。10.根据权利要求9所述的方法，其中存储对应于所述第一输入及所述第二输入的数据包括将对应于所述第一输入的所述数据存储于所述阵列的第一行中及将对应于所述第二输入的所述数据存储于所述阵列的第二行中；其中将所述逻辑运算的所述结果存储于所述阵列中包括将所述结果存储于所述阵列的第三行中。11.根据权利要求9所述的方法，其中执行所述逻辑运算包括：确定存储于存储器单元中的数据值；经由所启用第一传递晶体管及所启用第二传递晶体管将所述所确定数据值复制到交叉耦合的锁存器中，其中所启用第一传递晶体管的第一源极/漏极区域耦合到对应于所述存储器单元的感测线，且其中所启用第二传递晶体管的第一源极/漏极区域耦合到对应于所述存储器单元的互补感测线；通过随后执行在其期间启用所述第一传递晶体管及所述第二传递晶体管中的仅一者的若干个运算阶段而执行AND、OR、NAND及NOR逻辑运算中的至少一者。12.根据权利要求11所述的方法，其中执行所述逻辑运算进一步包括将所述若干个运算阶段的结果累加于所述交叉耦合的锁存器中，且其中存储所述逻辑运算的所述结果包括将所述若干个运算阶段的所述结果从所述交叉耦合的锁存器传送到不同存储器单元。13.一种用于执行逻辑运算的设备，其包括：存储器单元阵列；控制器，其耦合到所述阵列且经配置以：将控制信号施加到耦合到所述阵列的感测电路以使用一对互补感测线上的数据作为逻辑运算的输入来执行所述逻辑运算；及将控制信号施加到所述感测电路以在不经由耦合到所述感测电路的本地输入/输出I/O线传送数据的情况下将所述逻辑运算的结果存储于所述阵列中。14.根据权利要求1...

【专利技术属性】
技术研发人员：特洛伊·A·曼宁，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US