半导体器件制造技术

公开了一种半导体器件。该半导体器件可以包括：半导体衬底，具有存储器单元区域和与存储器单元区域相邻的焊盘区域，所述焊盘区域可以包括第一焊盘区域、在存储器单元区域和第一焊盘区域之间的第二焊盘区域、以及第一焊盘区域和第二焊盘区域之间的缓冲区域。分离源极结构可以包括在半导体器件的平面图中彼此平行的第一部分和第二部分。第一源极结构和第二源极结构可以设置在分离源极结构的第一部分和第二部分之间。栅极组可以设置在分离源极结构的第一部分和第二部分之间存储器单元区域和焊盘区域中，其中第一源极结构和第二源极结构的每个端部具有平面形状，且每个端部的宽度随着每个端部朝向另一端部的延伸而增大然后减小。

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求于2017年6月13日在韩国知识产权局提交的韩国专利申请N0.10-2017-0073925号的优先权，其公开内容以引用的方式全部并入本文。
本专利技术构思涉及电子领域，更具体地涉及半导体器件。
技术介绍
已经开发了具有三维结构的半导体器件以增加半导体器件的集成度。然而，随着半导体器件的集成度的提高，出现了许多意想不到的问题。
技术实现思路
本专利技术构思的一个方面可以提供一种包括多个源极结构的半导体器件，所述源极结构可以提高产量和生产率。根据本专利技术构思的实施例可以提供一种包括喇叭形源极结构的半导体器件。根据这些实施例，一种半导体器件可以包括：半导体衬底，具有存储器单元区域和与存储器单元区域相邻的焊盘区域，所述焊盘区域可以包括第一焊盘区域、在存储器单元区域和第一焊盘区域之间的第二焊盘区域、以及在第一焊盘区域和第二焊盘区域之间的缓冲区域。分离源极结构可以包括在半导体器件的平面图中彼此平行的第一部分和第二部分。第一源极结构和第二源极结构可以设置在分离源极结构的第一部分和第二部分之间，其中第一源极结构和第二源极结构可以具有彼此相对的端部，第一源极结构设置在第一焊盘区域中，且第二源极结构设置在第二焊盘区域中。栅极组可以设置在分离源极结构的第一部分和第二部分之间存储器单元区域和焊盘区域中，其中第一源极结构和第二源极结构的每个端部具有平面形状，且每个端部的宽度随着每个端部朝向另一端部的延伸而增大然后减小。在根据本专利技术构思的一些实施例中，半导体器件可以包括：半导体衬底，包括存储器单元区域和焊盘区域，其中焊盘区域包括第一焊盘区域以及在存储器单元区域和第一焊盘区域之间的第二焊盘区域。多个字线从半导体衬底的表面沿竖直方向向上堆叠在存储器单元区域中，所述多个字线沿与半导体衬底的表面平行的第一水平方向延伸以提供字线焊盘，且字线焊盘被布置在第一焊盘区域中以具有台阶形状。多个串选择线设置在存储器单元区域中的多个字线上，沿第一水平方向延伸以在第二焊盘区域中提供串选择线焊盘，并在同一平面上彼此间隔开。第一源极结构设置在第一焊盘区域中，第一竖直结构沿竖直方向延伸以穿过字线的字线焊盘。第二源极结构设置在第二焊盘区域中，第二竖直结构沿竖直方向延伸以在串选择线的串选择线焊盘之间通过，其中第一源极结构和第二源极结构中的每一个包括端部，端部彼此相对，且每个端部的宽度随着每个端部朝向另一端部的延伸而增大然后减小。在根据本专利技术构思的一些实施例中，半导体器件可以包括具有存储器单元区域和焊盘区域的半导体衬底。多个字线可以顺序地堆叠在存储器单元区域中，并且延伸到焊盘区域以提供字线焊盘，字线焊盘按照台阶状布置而布置在焊盘区域中，且字线在同一平面上整体彼此相连。多个串选择线可以设置在存储器单元区域中的字线上，并延伸到焊盘区域以在焊盘区域中提供串选择线焊盘，串选择线在同一平面上彼此间隔开。源极结构可以设置在焊盘区域中，其中源极结构具有彼此相对的端部，且源极结构的每个端部具有平面形状，且每个端部的宽度随着每个端部朝向另一端部的延伸而增大然后减小。源极结构之一可以穿过字线的字线焊盘，且另一源极结构可以在串选择线焊盘之间通过，并且穿过多个字线。附图说明根据结合附图给出的以下具体实施方式，将更清楚地理解本公开的上述和其他方面、特征和优点，在附图中：图1是根据本专利技术构思的一些实施例的半导体器件的框图；图2是示出根据一个示例实施例的半导体器件的存储器单元阵列的电路图；图3是根据本专利技术构思的一些实施例的半导体器件的一部分的平面图；图4是图3的区域“A”的透视图；图5A是沿图3的线I-I截取的截面图；图5B是沿图3的线II-II’截取的截面图；图5C是沿图3的线III-III’截取的截面图；图5D是沿图3的线IV-IV’截取的截面图；图6是示出了根据本专利技术构思的一些实施例的半导体器件的组件的截面图；图7是示出了根据本专利技术构思的一些实施例的半导体器件的组件的平面图；图8A至图8C是示出了根据本专利技术构思的一些实施例的半导体器件的组件的平面图；图9A和图9B是示出了根据本专利技术构思的一些实施例的半导体器件的组件的平面图；图10A是根据修改后的示例实施例的半导体器件的平面图；图10B是沿着图10A的线III-III截取的截面图；图11是根据本专利技术构思的一些实施例的半导体器件平面图；以及图12A、12B、13A、13B、14A、14B、15A和15B是示出了根据本专利技术构思的一些实施例的形成半导体器件的方法的截面图。具体实施方式下文中参考附图描述了根据本专利技术构思的实施例。然而，本专利技术构思可以用多种不同形式来体现，并且不应当被解释为受到本文阐述的实施例的限制。更确切地说，提供这些实施例使得本公开将全面和完整，并且将本专利技术主题的范围充分传达给本领域技术人员。贯穿附图，类似附图标记表示类似的元素。图1是根据示例实施例的半导体器件1的示意框图。参考图1，半导体器件1可以包括存储器单元阵列2、行解码器3、页缓冲器4、列解码器5和控制电路6。存储器单元阵列2可以包括多个存储块(BLK)。存储器单元阵列2可以包括按照多个行和多个列布置的多个存储器单元。存储器单元阵列2中包括的存储器单元可以通过多个字线WL、至少一个公共源极线CSL、多个串选择线SSL、至少一个地选择线GSL等与行解码器3电连接，并且可以通过位线BL与页缓冲器4和列解码器5电连接。在一个示例实施例中，布置在同一行中的多个存储器单元可以连接到公共字线WL，并且布置在同一列中的多个存储器单元可以连接到相同的位线BL。行解码器3通常可以连接到存储块BLK，并可以向响应于块选择信号而选择的存储块BLK的字线WL提供驱动信号。例如，行解码器3可以从外部源接收地址ADDR信息，并且可以对接收到的ADDR信息进行解码，以确定供应给电连接到存储器单元阵列2的字线WL、至少一个公共源极线CSL、串选择线SSL和至少一个地选择线GSL中的至少一部分的电压电平。页缓冲器4可以通过位线BL电连接到存储器单元阵列2。页缓冲器4可以连接到根据由列解码器5解码所得的地址而选择的位线BL。页缓冲器4可以根据操作模式，临时存储要存储在存储器单元中的数据，或可以检测在存储器单元中存储的数据。例如，页缓冲器4可以在数据写入模式下操作为写入驱动器电路，并且在数据读取模式下操作为感测放大器电路。列解码器5可以在页缓冲器4和外部设备(例如，存储器控制器)之间提供数据传输路径。列解码器5可以对从外部源输入的地址进行解码以确定位线BL中的任何一个。列解码器5通常可以连接到存储块BLK，并可以向响应于块选择信号而选择的存储块BLK的位线BL提供数据信息。控制电路6可以控制半导体器件1的整体操作。控制电路6可以接收控制信号和外部电压，并且可以响应于接收到的控制信号而操作。控制电路6可以包括：电压发生器，使用外部电压来产生用于内部操作的电压(例如，数据写入电压、数据读取电压、数据擦除电压等)。控制电路6可以响应于控制信号来控制数据读取、写入和/或擦除操作。参考图2，将描述结合图1所述的半导体器件1的存储器单元阵列2的电路的示例。图2是图1所示的存储器单元阵列2的电路图。参考图2，图1的存储器单元阵列2可以包括：多个存储器单元串S，每个存储器单元串S包括本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：半导体衬底，具有存储器单元区域和与存储器单元区域相邻的焊盘区域，所述焊盘区域包括第一焊盘区域、在存储器单元区域和第一焊盘区域之间的第二焊盘区域以及在第一焊盘区域和第二焊盘区域之间的缓冲区域；分离源极结构，包括在半导体器件的平面图中彼此平行的第一部分和第二部分；第一源极结构和第二源极结构，设置在分离源极结构的第一部分和第二部分之间，第一源极结构和第二源极结构具有彼此相对的端部，第一源极结构设置在第一焊盘区域中，且第二源极结构设置在第二焊盘区域中；以及栅极组，设置在分离源极结构的第一部分和第二部分之间存储器单元区域和焊盘区域中，其中所述第一源极结构和所述第二源极结构的每个端部具有平面形状，并且所述每个端部的宽度随着每个端部朝向另一端部延伸而增大然后减小。

【技术特征摘要】
2017.06.13 KR 10-2017-00739251.一种半导体器件，包括：半导体衬底，具有存储器单元区域和与存储器单元区域相邻的焊盘区域，所述焊盘区域包括第一焊盘区域、在存储器单元区域和第一焊盘区域之间的第二焊盘区域以及在第一焊盘区域和第二焊盘区域之间的缓冲区域；分离源极结构，包括在半导体器件的平面图中彼此平行的第一部分和第二部分；第一源极结构和第二源极结构，设置在分离源极结构的第一部分和第二部分之间，第一源极结构和第二源极结构具有彼此相对的端部，第一源极结构设置在第一焊盘区域中，且第二源极结构设置在第二焊盘区域中；以及栅极组，设置在分离源极结构的第一部分和第二部分之间存储器单元区域和焊盘区域中，其中所述第一源极结构和所述第二源极结构的每个端部具有平面形状，并且所述每个端部的宽度随着每个端部朝向另一端部延伸而增大然后减小。2.根据权利要求1所述的半导体器件，其中，所述第一源极结构包括整体连接至所述第一源极结构的端部的线部分，所述第二源极结构包括整体连接至所述第二源极结构的端部的线部分，以及所述第一源极结构的线部分的宽度大于所述第二源极结构的线部分的宽度。3.根据权利要求2所述的半导体器件，其中，所述第二源极结构的线部分的长度小于所述第一源极结构的线部分的长度。4.根据权利要求1所述的半导体器件，其中，在平面图中，宽度增大的端部中的区域的长度大于宽度减小的端部中的区域的长度。5.根据权利要求1所述的半导体器件，其中，所述栅极组包括多个字线和设置在所述多个字线上的多个串选择线，多个字线在垂直于半导体衬底的表面的竖直方向上顺序地堆叠在存储器单元区域中，同时延伸到第二焊盘区域，多个串选择线从存储器单元区域延伸到第一焊盘区域，以及第二源极结构设置在第一焊盘区域中的多个串选择线之间。6.根据权利要求5所述的半导体器件，还包括：绝缘图案，设置在存储器单元区域中的多个串选择线之间，其中绝缘图案从存储器单元区域延伸到与第二源极结构相接触的第一焊盘区域，其中绝缘图案的绝缘图案宽度小于第二源极结构的宽度。7.根据权利要求1所述的半导体器件，还包括：第三源极结构，设置在分离源极结构的第一部分和第二部分之间，第三源极结构设置在存储器单元区域和第一焊盘区域中同时在竖直方向上穿过栅极组，其中所述第一源极结构包括第一部分、第二部分和第三部分，第一源极结构的第二部分设置在第一源极结构的第一部分和第三部分之间，第二源极结构包括彼此间隔开的第一部分和第二部分，第二源极结构的第一部分和第二部分包括端部，所述端部分别与第一源极结构的第一部分和第二部分的端部相对，第三源极结构包括端部，所述端部与第一源极结构的第二部分的端部相对，以及第一源极结构至第三源极结构的每个端部具有宽度在朝向另一端部的方向上增大然后减小的平面形状。8.根据权利要求7所述的半导体器件，其中，在第一源极结构至第三源极结构的每个端部中，宽度减小的区域的长度小于宽度增大的区域的长度。9.根据权利要求7所述的半导体器件，其中，第一源极结构至第三源极结构的所述端部在缓冲区域中彼此相对。10.根据权利要求1所述的半导体器件，还包括：多个竖直结构，在半导体衬底上沿竖直方向延伸以穿过栅极组；其中所述竖直结构中的每一个包括半导体层，所述半导体层在竖直方向上延伸，以及所述竖直结构中的每一个在存储器单元区域中的布置密度高于在焊盘区域中的布置密度。11.根据权利要求10所述的半导体器件，其中所述竖直结构中的每一个还包括设置在所述半导体层和所述栅极组之间的数据存储层。12.根据权利要求1所述的半导体器件，...

【专利技术属性】
技术研发人员：具利恩，郑在皓，梁宇成，李呈焕，卢仁洙，李璿婴，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR