半导体结构及其操作方法技术

一种半导体结构，包括第一防护环与第二防护环。第一防护环位于基底中。第一防护环包括交替排列的多个第一掺杂区与多个第二掺杂区。第一掺杂区与第二掺杂区互为不同导电型。第二防护环位于第一防护环旁。第二防护环包括交替排列的多个第三掺杂区与多个第四掺杂区以及多个掩模层。各第三掺杂区对应于各第二掺杂区。各第四掺杂区对应于各第一掺杂区。第三掺杂区与第一掺杂区为相同导电型且交错配置。掩模层分别配置于第三掺杂区与第四掺杂区之间的基底上。

Semiconductor Structure and Its Operation

A semiconductor structure includes a first protective ring and a second protective ring. The first protective ring is located in the base. The first protective ring includes a plurality of first doping regions arranged alternately and a plurality of second doping regions. The first doping region and the second doping region have different conductive modes. The second protective ring is located next to the first protective ring. The second protective ring consists of alternately arranged third doping regions, multiple fourth doping regions and multiple mask layers. The third doping region corresponds to the second doping region. Each fourth doping region corresponds to the first doping region. The third doping region and the first doping region are of the same conductive type and interlaced configuration. The mask layers are arranged on the substrates between the third doping region and the fourth doping region, respectively.

【技术实现步骤摘要】
半导体结构及其操作方法
本专利技术涉及一种半导体结构及其操作方法，且特别涉及一种具备静电放电(ElectroStaticDischarge，ESD)保护能力的半导体结构及其操作方法。
技术介绍
静电放电(ESD)是电荷在非导体或未接地的导体上累积后，经由放电路径，在短时间内快速移动放电的现象。静电放电会造成集成电路中的电路之损害。例如，人体、封装集成电路的机器或测试集成电路的仪器都是常见的带电体，当上述带电体与芯片接触时，即有可能向芯片放电。静电放电的瞬间功率可能造成芯片中的集成电路损坏或失效。因为和现有的CMOS工艺兼容，延伸漏极金属氧化物半导体场效应晶体管(ExtendedDrainMOSFET，EDMOSFET)、横向双扩散金属氧化物半导体场效应晶体管(Lateraldouble-diffusedMOSFET，LDMOSFET)以及减少表面电场(ReducedSurfaceField，RESURF)被广泛地应用在功率半导体元件(PowerSemiconductorDevice)中。在功率半导体元件领域中，具有低导通状态电阻(On-StateResistance)的MOS常被用来当作开关。然而，电流仅流经在低导通状态电阻的MOS表面，其使得ESD放电路径受到限制且不容易改善ESD效能。此外，具有高崩溃电压(BreakdownVoltage，BV)的MOS也具有较高的触发电压(TriggerVoltage)，其导致MOS损害的风险增高。在功率半导体元件领域中，上述两者考虑在改善静电放电保护的效能上是个极大的挑战。
技术实现思路
本专利技术提供一种具备静电放电保护能力的半导体结构及其操作方法，其可在一给定的芯片面积下，提升静电放电保护的效能。本专利技术提供一种半导体结构，包括第一防护环与第二防护环。第一防护环位于基底中。第一防护环包括交替排列的多个第一掺杂区与多个第二掺杂区。第一掺杂区与第二掺杂区互为不同导电型。第二防护环位于第一防护环旁。第二防护环包括交替排列的多个第三掺杂区与多个第四掺杂区以及多个掩模层。各第三掺杂区对应于各第二掺杂区。各第四掺杂区对应于各第一掺杂区。第三掺杂区与第一掺杂区为相同导电型且交错配置。掩模层分别配置于第三掺杂区与第四掺杂区之间的基底上。本专利技术提供一种半导体结构的操作方法，其步骤如下。将静电放电保护元件的一端通过半导体元件耦接至焊垫，并将静电放电保护元件的另一端耦接至接地端。静电放电保护元件包括相互并联的第一防护环、第二防护环以及第三防护环。当焊垫出现静电信号时，静电信号经由第一防护环、第二防护环以及第三防护环导通至接地端。基于上述，本专利技术通过将相互并联的第一防护环、第二防护环以及第三防护环所构成的静电放电保护元件耦接至焊垫与接地端之间，并将半导体元件耦接至第二防护环。当焊垫出现静电信号时，静电信号可经由第一防护环、第二防护环以及第三防护环导通至接地端，以避免半导体元件(也即内部电路)损坏。因此，在不需要增加芯片面积下，本专利技术的半导体结构可提升静电放电保护的效能。另外，本专利技术通过将N型导电型掺杂区与P型导电型掺杂区交替配置，以形成更多的p/n接面，进而提升本专利技术的半导体结构的二次崩溃电流。为让本专利技术的上述特征和优点能更明显易懂，下文特列举实施例，并配合所附附图作详细说明如下。附图说明图1是依照本专利技术一实施例的一种半导体结构的等效电路图。图2至图5分别是依照本专利技术的第一至第四实施例所绘示的半导体结构的俯视示意图。图6是依照本专利技术的第五实施例所绘示的半导体结构的俯视示意图。图7A至图7E分别是图6的半导体结构的A-A’线、B-B’线、C-C’线、D-D’线以及E-E’线的剖面示意图。图8至图12分别是依照本专利技术的第六至第十实施例所绘示的半导体结构的俯视示意图。图13A是现有技术的半导体结构的ESD测试结果的电压电流图。图13B是本专利技术的第二实施例的半导体结构的ESD测试结果的电压电流图。【符号说明】1、10a～10j：半导体结构108：第一掩模层108a：介电层108b：导体层118：第二掩模层200、200a～200j：静电放电保护元件208：掩模结构210、210a～210j：第一防护环212：第一阱区214：第一掺杂区214a、214b：子第一掺杂区216：第二掺杂区216a、216b：子第二掺杂区220、220a～220j：第二防护环222：第二阱区224：第三掺杂区224a、224b：子第三掺杂区226：第四掺杂区226a、226b：子第四掺杂区230、230a～230j：第三防护环232：第三阱区233、234：第五掺杂区234a、234b：子第五掺杂区236：第六掺杂区236a、236b：子第六掺杂区242：第七掺杂区244：距离300：半导体元件400：焊垫D：漏极G：栅极结构S：源极GND：接地端L：长度X、Y、Z：方向具体实施方式参照本实施例的附图以更全面地阐述本专利技术。然而，本专利技术也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。图1是依照本专利技术一实施例的一种半导体结构的等效电路图。请参照图1，本实施例提供一种半导体结构1，其包括静电放电保护元件200以及半导体元件300。静电放电保护元件200位于半导体元件300与一接地端GND之间。详细地说，静电放电保护元件200包括相互并联的第一防护环210、第二防护环220以及第三防护环230，其中第二防护环220配置在第一防护环210与第三防护环230之间。静电放电保护元件200的一端经由半导体元件300电性连接至焊垫400；而静电放电保护元件200的另一端电性连接至接地端GND。具体来说，半导体元件300的漏极耦接至保护元件200；半导体元件300的源极耦接至另一个接地端GND或是其他晶体管(例如是NMOS晶体管)的漏极。在本实施例中，静电放电保护元件200可在不影响半导体元件300(也即内部电路)正常操作的前提下，避免来自焊垫400的静电信号对半导体元件300造成损害。举例来说，当静电放电事件发生时，来自焊垫400的静电信号将会促使第一防护环210、第二防护环220以及第三防护环230导通至接地端GND。另一方面，当信号被供应至焊垫400时，半导体元件300将正常操作。以下将根据不同实施例的半导体结构来说明。基本上，不同实施例的半导体结构的静电放电保护元件、半导体元件以及焊垫之间的配置类似图1的配置，以下实施例的不同之处在于：静电放电保护元件的防护环的配置的不同。图2至图5分别是依照本专利技术的第一至第四实施例所绘示的半导体结构的俯视示意图。请参照图2，第一实施例的半导体结构10a包括基底100、静电放电保护元件200a以及半导体元件300。静电放电保护元件200a以及半导体元件300位于基底100上。静电放电保护元件200a位于半导体元件300旁。详细地说，静电放电保护元件200a包括第一防护环210a、第二防护环220a以及第三防护环230a。第二防护环220a位于第一防护环210a与第三防护环230a之间。虽然图2所绘示的静电放电保护元件200a仅位于半导体元件300的一侧，但本专利技术不以此为限。在其本文档来自技高网...

【技术保护点】
1.一种半导体结构，包括：一第一防护环，位于一基底中，该第一防护环包括交替排列的多个第一掺杂区与多个第二掺杂区，其中所述第一掺杂区与所述第二掺杂区互为不同导电型；以及一第二防护环，位于该第一防护环旁，该第二防护环包括：交替排列的多个第三掺杂区与多个第四掺杂区，各所述第三掺杂区对应于各所述第二掺杂区，各所述第四掺杂区对应于各所述第一掺杂区，其中所述第三掺杂区与所述第一掺杂区为相同导电型且交错配置；以及多个第一掩模层，分别配置于所述第三掺杂区与所述第四掺杂区之间的该基底上。

【技术特征摘要】
1.一种半导体结构，包括：一第一防护环，位于一基底中，该第一防护环包括交替排列的多个第一掺杂区与多个第二掺杂区，其中所述第一掺杂区与所述第二掺杂区互为不同导电型；以及一第二防护环，位于该第一防护环旁，该第二防护环包括：交替排列的多个第三掺杂区与多个第四掺杂区，各所述第三掺杂区对应于各所述第二掺杂区，各所述第四掺杂区对应于各所述第一掺杂区，其中所述第三掺杂区与所述第一掺杂区为相同导电型且交错配置；以及多个第一掩模层，分别配置于所述第三掺杂区与所述第四掺杂区之间的该基底上。2.如权利要求1所述的半导体结构，其中该第一防护环还包括具有一P型导电型的一第一阱区，具有该P型导电型的所述第一掺杂区与具有一N型导电型的所述第二掺杂区位于该第一阱区中。3.如权利要求2所述的半导体结构，其中该第二防护环还包括具有该N型导电型的一第二阱区，具有该P型导电型的所述第三掺杂区与具有该N型导电型的所述第四掺杂区位于该第二阱区中。4.如权利要求3所述的半导体结构，其中各所述第二掺杂区包括两个子第二掺杂区，所述两个子第二掺杂区互为不同导电型，靠近所述第三掺杂区的所述两个子第二掺杂区之一为N型导电型。5.如权利要求3所述的半导体结构，其中各所述第一掺杂区包括两个子第一掺杂区，所述两个子第一掺杂区互为不同导电型，靠近所述第四掺杂区的所述两个子第二掺杂区之一为P型导电型。6.如权利要求3所述的半导体结构，其中各所述第二掺杂区包括两个子第二掺杂区，所述两个子第二掺...

【专利技术属性】
技术研发人员：陈永初，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71