三维叠层半导体装置及其制造方法制造方法及图纸

本发明专利技术公开了一种三维叠层半导体装置及其制造方法。此方法包括：使用N个刻蚀掩模的组合以于接触区域中的这些导电层和这些绝缘层中产生出O种不同的移除层数，以形成多个着陆区域(landing area)于接触区域中的这些导电层上，这些着陆区域上方没有叠加这些导电层，各掩模包括多个掩模区域及多个开口刻蚀区域，N为大于或等于2的整数，O为大于2的整数，2

Three dimensional stacked semiconductor device and manufacturing method thereof

The invention discloses a three-dimensional stacked semiconductor device and a manufacturing method thereof. This method includes: using a combination of N etching masks to produce O different removal layers in these conductive layers and these insulating layers in the contact area to form multiple landing areas on these conductive layers in the contact area. These conductive layers are not overlapped above these landing areas. Each mask includes Multiple mask areas and multiple open etching areas, N is an integer greater than or equal to 2, O is an integer greater than 2, 2

【技术实现步骤摘要】
三维叠层半导体装置及其制造方法
本专利技术是有关于一种半导体装置及其制造方法，且特别是有关于一种三维叠层半导体装置及其制造方法。
技术介绍
随着半导体技术的发展，各式半导体元件不断推陈出新。半导体元件可以经过适当地安排后可以实现各种电性功能。现今各种电子产品皆已大量应用各种半导体元件。其中随着电子产品追求「轻、薄、短、小」的趋势下，如何将半导体元件的体积缩小，或者在固定体积下增加线路密集度，已成为半导体产业一项重要研究发展方向。
技术实现思路
本专利技术是有关于一种三维叠层半导体装置及其制造方法。根据本专利技术的一方面，提出一种三维叠层半导体装置的制造方法。三维叠层半导体装置包括多层叠层结构并具有一阵列区域和一接触区域，各叠层结构包括一导电层及一绝缘层，这些导电层及这些绝缘层交错叠层，此方法用以在一接触区域中形成多个中间连接件(interlayerconnector)，各中间连接件连接至对应的各导电层。此方法包括：使用N个刻蚀掩模的组合以于接触区域中的这些导电层和这些绝缘层中产生出O种不同的移除层数，以形成多个着陆区域(landingarea)于接触区域中的这些导电层上，这些着陆区域上方没有叠加这些导电层，各掩模包括多个掩模区域及多个开口刻蚀区域，N为大于或等于2的整数，O为大于2的整数，2N-1<O≦2N，m为用于这些掩模的一序列号码，以使其中的一掩模的m等于1，另一掩模的m等于2，直到m等于N；以及更换接触区域中的部分这些导电层及这些绝缘层，包括：以所选择的顺序使用这些掩模刻蚀接触区域中的部分这些导电层及这些绝缘层N次，以产生从一表面层延伸至这些导电层的多个刻蚀深度，各刻蚀深度延伸至对应的着陆区域，其中，m＝1时，对应的刻蚀深度是等于1P层叠层结构；及m＝2时，对应的刻蚀深度是等于2P层叠层结构，P为大于或等于1的整数。根据本专利技术的另一方面，提出一种三维叠层半导体装置。三维叠层半导体装置包括多层叠层结构以及多个中间连接件(interlayerconnector)，各叠层结构包括一导电层及一绝缘层，这些导电层及这些绝缘层交错叠层，其中这些叠层结构是形成三维叠层半导体装置的一阵列区域、一接触区域和一虚拟区域，虚拟区域邻接阵列区域和接触区域且位于阵列区域和接触区域的同一侧，中间连接件形成于接触区域中，各中间连接件连接至对应的各导电层。为了对本专利技术的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：附图说明图1A绘示一实施例的三维叠层半导体装置的上视图。图1B绘示另一实施例的三维叠层半导体装置的上视图。图2A～2E绘示一实施例的三维叠层半导体装置的制造方法的流程图。图3A～3F绘示另一实施例的三维叠层半导体装置的制造方法的流程图。图4A～4D绘示一实施例的光刻胶层在刻蚀及削减过程中的变化示意图。图5A～5B及图6A～6U绘示又一实施例的三维叠层半导体装置的制造方法的流程图。图7A～7T绘示再一实施例的三维叠层半导体装置的制造方法的流程图。【符号说明】100、200：三维叠层半导体装置100A：阵列区域100B：接触区域100C：虚拟区域110：叠层结构111：导电层112：绝缘层120：字线译码器140：中间连接件180：介质填充物180a：接触开口610、710、810、910：光刻胶层D1、D2：深度DR1：第一方向DR2：第二方向DR3：第三方向h1、t1：厚度PR、PR1、PR2、PR3：掩模PR1a、PR2a、PR3a：掩模区域PR1b、PR2b、PR3b：开口刻蚀区域R：着陆区域tx：宽度具体实施方式以下是提出各种实施例进行详细说明，实施例仅用以作为范例说明，并不会限缩本专利技术欲保护的范围。此外，实施例中的附图是省略了部份元件，以清楚显示本专利技术的技术特点。图1A绘示一实施例的三维叠层半导体装置的上视图。如图1A所示，三维叠层半导体装置100包括多层叠层结构110以及多个中间连接件(interlayerconnector)140，各叠层结构110包括一导电层111及一绝缘层112，这些导电层111及这些绝缘层112交错叠层(请参照图5A～5B)。这些叠层结构110是形成三维叠层半导体装置100的一阵列区域100A、一接触区域100B和一虚拟区域100C，虚拟区域100C邻接阵列区域100A和接触区域100B、且位于阵列区域100A和接触区域100B的同一侧，中间连接件140形成于接触区域100B中，各中间连接件140连接至对应的各导电层。图1A中，Y0～Y21表示Y方向的坐标，C表示X方向的中心点，L1～L18及R1～R18表示X方向从中心点C向两侧延伸的坐标，坐标Y0～Y21搭配C、L1～L18及R1～R18可定义出三维叠层半导体装置100的多个子区域。图1A中，各个子区域中所标示的数字表示该子区域的叠层结构110的层数，且均以叠层结构110的导电层111为该子区域的上表面。例如，阵列区域100A内的所有子区域均具有56层叠层结构110，接触区域100B则具有56种层数(1～56层)，而虚拟区域100C则具有5种层数(2～6层)。本文后续的附图均以相同方式表示，之后不再赘述。如图1A所示，虚拟区域100C中和接触区域100B中的叠层结构110均具有阶梯结构，且虚拟区域100C中的阶梯数目小于接触区域100B中的阶梯数目。举例而言，如图1A所示，虚拟区域100C中的阶梯数目是5阶层，接触区域100B中的阶梯数目是56阶层。实施例中，虚拟区域100C中的阶梯高度小于或等于接触区域100B中的阶梯高度。举例而言，如图1A所示，虚拟区域100C中的阶梯高度为6层叠层结构110，而接触区域100B中的阶梯高度为56层叠层结构110。如图1A所示，阵列区域100A和接触区域100B之间具有一高度差，此高度差于阵列区域100A和接触区域100B的接口处沿着朝向远离虚拟区域100C的方向递减。举例而言，最靠近虚拟区域100C处的高度差为49层(56-7)，而逐渐递减，至最远离虚拟区域100C处的高度差为0层(56-56)。一些实施例中，此高低差是以P层叠层结构为单位递减，P为大于或等于1的整数。举例而言，如图1A所示，实施例中，P等于7，则高度差以7层叠层结构为单位递减，从49、42、35、28、21、14、7递减至0层。如图1A所示，三维叠层半导体装置100更包括至少一字线译码器120，字线译码器120连接至阵列区域100A，且字线译码器120和虚拟区域100C分别位于阵列区域100A的相邻两侧。图1B绘示另一实施例的三维叠层半导体装置的上视图。本实施例中与前述实施例相同或相似的元件是沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。如图1B所示，三维叠层半导体装置200中，叠层结构110更可包括间隔的多个叠层区块，各叠层区块具有一个阵列区域100A和至少一个接触区域100B，且三维叠层半导体装置200具有两个虚拟区域100C，两个虚拟区域100C分别位于叠层区块的相对两侧。根据一些实施例，本专利技术提供三维叠层半导体装置的制造方法。此方法用以在三维叠层半导体装置的接触区域中形成多个中间连接件(interlayerconnector)，各中间连接件连接本文档来自技高网...

【技术保护点】
1.一种三维叠层半导体装置的制造方法，其特征在于，该三维叠层半导体装置包括多层叠层结构并具有一阵列区域和一接触区域，各该叠层结构包括一导电层及一绝缘层，这些导电层及这些绝缘层交错叠层，该方法用以在一接触区域中形成多个中间连接件(interlayer connector)，各该中间连接件连接至对应的各该导电层，该方法包括：使用N个刻蚀掩模的组合以于该接触区域中的这些导电层和这些绝缘层中产生出O种不同的移除层数，以形成多个着陆区域(landing area)于该接触区域中的这些导电层上，这些着陆区域上方没有叠加这些导电层，各该掩模包括多个掩模区域及多个开口刻蚀区域，N为大于或等于2的整数，O为大于2的整数，2N‑1

【技术特征摘要】
1.一种三维叠层半导体装置的制造方法，其特征在于，该三维叠层半导体装置包括多层叠层结构并具有一阵列区域和一接触区域，各该叠层结构包括一导电层及一绝缘层，这些导电层及这些绝缘层交错叠层，该方法用以在一接触区域中形成多个中间连接件(interlayerconnector)，各该中间连接件连接至对应的各该导电层，该方法包括：使用N个刻蚀掩模的组合以于该接触区域中的这些导电层和这些绝缘层中产生出O种不同的移除层数，以形成多个着陆区域(landingarea)于该接触区域中的这些导电层上，这些着陆区域上方没有叠加这些导电层，各该掩模包括多个掩模区域及多个开口刻蚀区域，N为大于或等于2的整数，O为大于2的整数，2N-1<O≦2N，m为用于这些掩模的一序列号码，以使其中的一掩模的m等于1，另一掩模的m等于2，直到m等于N；以及更换该接触区域中的部分这些导电层及这些绝缘层，包括：以所选择的顺序使用这些掩模刻蚀该接触区域中的部分这些导电层及这些绝缘层N次，以产生从一表面层延伸至这些导电层的多个刻蚀深度，各该刻蚀深度延伸至对应的该着陆区域，其中，m＝1时，对应的该刻蚀深度是等于1P层该叠层结构；及m＝2时，对应的该刻蚀深度是等于2P层该叠层结构，其中P为大于或等于1的整数。2.根据权利要求1所述的三维叠层半导体装置的制造方法，其特征在于，m大于或等于3时，对应的该刻蚀深度是等于nP层该叠层结构，n为大于或等于3的整数，且n包括不等于2m-1的整数，且n小于或等于2N-1。3.根据权利要求1所述的三维叠层半导体装置的制造方法，其特征在于，使用N个刻蚀掩模的组合以于该接触区域中的这些导电层和这些绝缘层中产生出O种不同的移除层数之前，更包括：提供一光刻胶层，该光刻胶层覆盖该阵列区域和该接触区域中的这些叠层结构的部分表面；以及以该光刻胶层为掩模...

【专利技术属性】
技术研发人员：陈士弘，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71