【技术实现步骤摘要】
集成的物理不可克隆功能设备及其制造方法相关申请的交叉引用本申请要求于2017年3月22日提交的法国申请第1752336号的优先权,申请通过引用并入本文。
本公开总体上涉及物理不可克隆功能,并且在特定实施例中,涉及集成的物理不可克隆功能设备及其制造方法。
技术介绍
物理不可克隆功能使得自动地生成不可预测的唯一码成为可能,其取决于物理不可克隆功能的随机或部分随机物理特性。可以由物理可克隆功能的制造期间的振动引起这些物理特性。因此,克隆这样的功能是非常困难的或者实际上不可能的。此外,与从一个物理不可克隆功能到另一物理不可克隆功能不同,所生成的代码的内容是唯一的、不能被预见,并且可以例如取决于当将功能上电时的分量的特定配置。因此,例如,可以通过在上电期间呈现取决于存储器的部分随机物理特性的内容的非易失性存储器来实现物理不可克隆功能,制造中的这些变化导致针对各种存储器的不同的物理特性。目前,可以例如借助于随机访问存储器或非易失性存储器或者环形振荡器或者特定逻辑电路来实现物理不可克隆功能。然而,在某些情况下,现有技术的这些设备在集成电路内或多或少是可容易检测的,或者关于温度或老化的修改不是非常鲁棒的,或者对于故障注入攻击是敏感的。因此,存在提出一种对于检测困难同时关于温度变化或老化变化足够鲁棒并且对于利用现有的CMOS技术实现简单的物理不可克隆功能结构的需要。
技术实现思路
根据实施例,提出了一种基于呈现阈值电压的随机分布的MOS晶体管集合的物理不可克隆功能的集成设备,这例如起因于通过多晶硅层的注入,阈值电压由呈现不可预测特性的掺杂物的横向注入而获得。特定数目的这些晶体管 ...
【技术保护点】
1.一种集成电路,包括:域,其包括物理不可克隆功能设备,所述物理不可克隆功能设备包括呈现相应的阈值电压的随机分布的MOS晶体管集合;第一耦合链接,其经由公共节点将所述MOS晶体管集合中的一组N个第一晶体管和所述MOS晶体管集合中的第二晶体管耦合;第二耦合链接,其在所述公共节点与所述物理不可克隆功能设备的输出节点之间,其中所述第一耦合链接被配置为:当所述域被供电时并且当所述第一耦合链接处于第一状态时,生成主电流并且将所述主电流分布在所述一组N个第一晶体管中,以便针对每个第一晶体管生成第一平均栅源电压;通过所述第一平均栅源电压对所述第二晶体管的栅极进行偏置;以及向所述公共节点递送参考电流,其中所述参考电流等于对应于所述主电流的1/N的基础电流,并且其中所述第二耦合链接被配置为向所述输出节点递送输出信号,所述输出信号取决于所述参考电流与穿过所述第二晶体管的电流之间的比较。
【技术特征摘要】
2017.03.22 FR 17523361.一种集成电路,包括:域,其包括物理不可克隆功能设备,所述物理不可克隆功能设备包括呈现相应的阈值电压的随机分布的MOS晶体管集合;第一耦合链接,其经由公共节点将所述MOS晶体管集合中的一组N个第一晶体管和所述MOS晶体管集合中的第二晶体管耦合;第二耦合链接,其在所述公共节点与所述物理不可克隆功能设备的输出节点之间,其中所述第一耦合链接被配置为:当所述域被供电时并且当所述第一耦合链接处于第一状态时,生成主电流并且将所述主电流分布在所述一组N个第一晶体管中,以便针对每个第一晶体管生成第一平均栅源电压;通过所述第一平均栅源电压对所述第二晶体管的栅极进行偏置;以及向所述公共节点递送参考电流,其中所述参考电流等于对应于所述主电流的1/N的基础电流,并且其中所述第二耦合链接被配置为向所述输出节点递送输出信号,所述输出信号取决于所述参考电流与穿过所述第二晶体管的电流之间的比较。2.根据权利要求1所述的集成电路,其中所述第一耦合链接还被配置为:当所述域被供电时并且当所述第一耦合链接处于第二状态时,生成由所述主电流和辅助电流的叠加而造成的第一叠加电流;当所述域被供电时并且当所述第一耦合链接处于第二状态时,生成由所述主电流和所述相反的辅助电流的叠加而造成的第二叠加电流,其中生成所述第一叠加电流和所述第二叠加电流将所述第一叠加电流和所述第二叠加电流分布在所述一组N个第一晶体管中,以便生成针对每个第一晶体管的第二平均栅源电压;通过所述第二平均栅源电压对所述第二晶体管的所述栅极进行偏置;以及向所述公共节点递送等于所述基础电流的所述参考电流。3.根据权利要求2所述的集成电路,其中所述第一耦合链接还包括可控制的辅助电流源,所述可控制的辅助电流源被配置为生成所述辅助电流或所述相反的辅助电流。4.根据权利要求3所述的集成电路,其中所述可控制的辅助电流源被耦合到所述一组N个第一晶体管的栅极。5.根据权利要求1所述的集成电路,其中所述第一耦合链接还被配置为:当所述域被供电时并且当所述第一耦合链接处于第三状态时,生成所述主电流;将所述主电流分布在所述一组N个第一晶体管中,以便生成针对每个第一晶体管的所述第一平均栅源电压;通过所述第一平均栅源电压对所述第二晶体管的所述栅极进行偏置;以及向所述公共节点递送所述参考电流,所述参考电流包括由所述基础电流和辅助电流的叠加而造成的第一电流,所述参考电流还包括由所述基础电流和相反的辅助电流的叠加而造成的第二电流。6.根据权利要求5所述的集成电路,其中所述物理不可克隆功能设备包括:控制电路,其被配置为将所述第一耦合链接置于第二状态或第三状态;以及处理器,其被配置为分析与所述辅助电流相关联的所述输出信号以及与所述相反的辅助电流相关联的所述输出信号,并且如果响应于分别与关联于所述辅助电流的所述输出信号以及关联于所述相反的辅助电流的所述输出信号相关联的所述数字码的所述比特的逻辑值之间的不一致,管理数字码的比特。7.根据权利要求6所述的集成电路,其中所述控制电路被配置为:在所述域的第一上电期间,将所述第一耦合链接置于所述第二状态或所述第三状态;以及在所述第一耦合链接处于所述第二状态或所述第三状态之后并且在后续上电期间,将所述第一耦合链接置于所述第一状态,其中在所述第一上电期间管理所述数字码的所述比特对于所述后续上电是有效的。8.根据权利要求6所述的集成电路,其中所述处理器被配置为:通过忽视所述数字码的所述比特、固定针对所述数字码的所述比特的任意逻辑值或其组合,来管理所述数字码的所述比特。9.根据权利要求1所述的集成电路,其中所述第一耦合链接被配置为:根据二极管布置来安装所述一组N个第一晶体管中的每个第一晶体管;并行连接所述一组N个第一晶体管;以及将所述一组N个第一晶体管的栅极连接到所述第二晶体管的所述栅极,其中所述第一耦合链接包括分流器电路,当所述第一耦合链接处于所述第一状态时,所述分流器电路被连接在所述第一晶体管的所述栅极与所述公共节点之间。10.根据权利要求9所述的集成电路,其中所述分流器电路包括所述一组N个第一晶体管与所述公共节点之间连接的电流镜。11.根据权利要求9所述的集成电路,其中所述分流器电路包括被连接到所述一组N个第一晶体管的所述栅极的主晶体管,所述主晶体管被配置为施加所述主电流并且由偏置电压进行偏置;其中所述分流器电路还包括被连接到所述公共节点的次晶体管,其中所述次晶体管的栅极被连接到所述主晶体管的所述栅极并且被配置为将所述基础电流提供到所述公共节点。12.根据权利要求1所述的集成电路,其中所述域包括沿着所述MOS晶体管集合中的每个MOS晶体管的附加晶体管,其中所述MOS晶体管集合的沟道区域包括与所述附加晶体管的源区域和漏区域的所述掺杂物具有相同导电类型的掺杂物。13.根据权利要求12所述的集成电路,其中所述MOS晶体管集合中的每个MOS晶体管在其两侧具有两个附加的晶体管。14.根据权利要求1所述的集成电路,其中N大于10。15.一种用于制造集成电路的域内的物理不可克隆功能设备的方法,所述方法包括:制造呈现所述域内的相应的阈值电压的随机分布的MOS晶体管集合;经由公共节点将所述MOS晶体管集合中的一组N个第一晶体管与所述MOS晶体管集合中的第二晶体管进行第一耦合;将所述公共节点与所述物理不可克隆功能设备的输出节点进行第二耦合,...
【专利技术属性】
技术研发人员:M·利萨特,R·A·比安基,B·弗罗门特,
申请(专利权)人:意法半导体克洛尔二公司,意法半导体鲁塞公司,
类型:发明
国别省市:法国,FR
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