基于三延时链的物理不可克隆函数电路结构制造技术

本发明专利技术涉及一种基于三延时链的物理不可克隆函数电路结构，这种结构中三条延时链相互独立，无交叉节点；包括上升沿发生器、挑战发生器、延时链1、延时链2、延时链3和仲裁器；上升沿发生器用于发出一个从’0’到’1’的跳变信号，这个跳变信号分为3路，进入仲裁器，仲裁器对这3路跳变信号的先后顺序进行判断，输出响应值；挑战发生器用于在每次响应提取前，生成随机化的挑战值，连续提取多个响应位，构成一定长度的响应序列。本发明专利技术具有如下效果：三条相互独立的延时链，提高了系统的灵活性，使得对TCPUF中延时链的固定延时偏差的测量、修正更加容易；增加了攻击者对各延时链的延时差进行分析推导的难度，提高了安全性。

Physical non cloning function circuit structure based on three time delay chain

The invention relates to a physical three delay chain uncloneable function circuit structure based on the structure of the three delay chain are independent of each other, no cross node; including the rising edge of generator, generator, chain 1, challenge delay delay chain chain 3 and 2 and a delay arbiter; rising edge generator for sending a from '0' to '1' jump signal, the jump signal is divided into 3 paths, enter the arbiter, order arbiter jump signal of the 3 way to determine the response value of output; challenge generator is used in each response before extraction, generated randomization challenge value, continuous extraction of multiple response a bit, a certain length of the response sequence. The invention has the following effects: three independent delay chain, improve the flexibility of the system, the measurement and correction of fixed delay deviation on the delay chain in TCPUF more easily; increase the attacker on the delay chain delay difference analyzed the difficulty, improve safety.

【技术实现步骤摘要】
基于三延时链的物理不可克隆函数电路结构
本专利技术涉及信息安全领域中应用的半导体芯片，尤其是指一种基于三延时链的物理不可克隆函数电路结构。
技术介绍
随着信息技术的发展与普及，人们生活的方方面面都在向网络化、智能化方向发展，社会生活中的各种活动也越来越多地采用电子系统来实现，身份证、护照电子化，金融交易电子化。与此同时，智能卡、USBKey等实现密码算法的电路也日益广泛，这些密码设备越来越多地承载着个人和商业机密信息。另一方面，芯片破解技术的发展，对应用于信息安全领域的芯片造成了极大的威胁。物理攻击属于传统的侵入式芯片破解技术，即破坏掉芯片的封装，并利用探针或显微镜获取芯片内部的关键信息。近年来出现的功耗分析技术属于非入侵式攻击，不需要破坏芯片，只是通过测量芯片电源引脚上泄露的功耗信息，将其采样成为若干条功耗轨迹曲线，再通过某些算法来分析芯片采用的信息安全算法以及密钥。目前国内外很多科研机构与芯片设计公司展开了对功耗分析技术的研究，利用最先进的功耗分析技术，可以在几秒内破解算法密钥。在这种形势下，信息安全芯片的设计需采用系统性的安全措施，即在芯片运行的各个环节、各个部分采取有针对性的防护措施，以抵抗多种可能的芯片攻击。国外有些高安全等级的芯片，在一款芯片上同时采用上百种先进的安全技术，以保护用户信息的安全。面对信息安全领域的各种威胁，各国政府与行业机构都提出了各自的信息安全产品评估制度，例如欧洲的CommonCriteria认证、国际EMV组织的EMVCo认证等，以保证进入信息安全市场的芯片产品具备足够的安全能力。这些认证促进了整个行业的信息安全技术水平，但也给各设备提供商设置了技术门槛，只有具备足够技术水平的公司，才能进入信息安全产品市场。物理不可克隆函数(PUF)是近年来学术界的研究热点，正处在向产业界的进入阶段，NXP公司已成功地将PUF技术应用于智能卡芯片，并通过CCEAL6+认证。PUF虽然可以通过芯片上各种物理量、各种形式来实现，但其实现效率有很大差别，目前主流的PUF有以下几类：1.基于SRAM的PUF，该类型PUF利用SRAM存储单元在上电时刻的随机性，由于制造工艺上存在的微小偏差，某一存储单元在上电瞬间可能随机地进入“0”或“1”状态，这种随机性上电值经提取处理后可作为PUF的响应。2.基于环振的PUF，该类型PUF利用多个反相器环构成的振荡器来实现，多个被设计成同样阶数的环振，由于制造工艺上存在的微小偏差，会导致在实际芯片上的振荡频率产生偏差，而这种偏差经提取处理后可作为PUF的响应。3.基于延时链的PUF，该类型PUF利用逻辑单元以及金属线的延时差异来实现，两条理论上延时应相同的延时链，由于制造工艺上存在的微小偏差，会导致在实际芯片上的延时存在差异，这种差异经提取处理后可作为PUF的响应。本专利技术提出一种新型的三链式物理不可克隆函数的电路结构，这种结构中三条延时链相互独立，无交叉节点，与其最相似的现有技术实现方案是采用交叉延时链结构的PUF，如图1所示：这种PUF结构由4部分构成：上升沿发生器、挑战发生器、选择器链和仲裁器。上升沿发生器用于发出一个从’0’到’1’的跳变信号，这个跳变信号输入到选择器链中，在各个选择器中经过平行或交叉的路径传播到仲裁器的输入端，仲裁器的作用是判断出到达仲裁器的两路信号中上升沿的先后顺序。选择器链由N个选择器构成，其中每一个选择器的路径选择由挑战发生器输出的挑战位决定，如果输入某选择器的挑战位为’0’，那么经过这个选择器的两个信号平行传输；如果输入某选择器的挑战位为’1’，那么经过这个选择器的两个信号交叉传输。这种PUF结构的原理是：由上升沿发生器输出的一个上升沿信号分为两路，分别在选择器链中传输，其路径由挑战发生器决定，由于半导体芯片的制造工艺存在细微偏差，设计中看似对称的两条路径实际上有不同的延时，导致输入仲裁器的两个信号有先后顺序，如果上面一个信号的上升沿先来到，那么仲裁器输出一位’1’，反之输出一位’0’，仲裁器一般通过一位寄存器来实现。以上过程可以提取出一位响应，如果重复以上过程，但每次改变挑战发生器输出的挑战值，从而上升沿信号在选择器链中通过的路径不同，那么就可以得到多位(即任意长度)响应，构成响应序列。现有的采用交叉延时链结构的PUF存在延时偏差不易均衡的问题。PUF在设计中期望的是两条路径到达仲裁器时经过相等量的延时，从而芯片制造中产生的随机延时偏差能够以零点为中心对称分布，但在芯片后端布线时，总会引入一些非零的固定延时差，导致仲裁器的输出不再体现出工艺偏差引入的随机性。例如当某一选择器的挑战位为’0’或位’1’时，平行或交叉的两条路径之间可能出现较大的延时差，这一较大的延时差不易被其他选择器的延时差抵消或均衡，使得这一个选择器的挑战位对最终进入仲裁器的信号先后顺序有决定作用或者较大的决定权重，从而仲裁器的输出在很大程度上取决于某一个选择器的挑战位，这样当同一个挑战施加于多个芯片上的PUF时，其产生的响应值会有较多相同的比特，即导致PUF的独一性降低。采用交叉延时链结构的PUF中某一选择器的两个输入端，当其挑战位取值不同时，由于其路径选择结构，其固有的延时差传输到仲裁器时，既可能是正值，也可能是负值，而其它选择器也是同样的路径选择结构，导致这种PUF对于固定延时偏差难以进行定位和均衡。
技术实现思路
本专利技术解决基于交叉延时链结构的物理不可克隆函数对固有延时偏差难以控制的问题。本专利技术的目的在于克服现有技术存在的不足，而提供一种基于三延时链的物理不可克隆函数电路结构。本专利技术的目的是通过如下技术方案来完成的。这种基于三延时链的物理不可克隆函数电路结构，包括上升沿发生器、挑战发生器、延时链1、延时链2、延时链3和三触发器仲裁器；其中延时链1、延时链2和延时链3采用相同的电路结构，输入相同的传输信号与挑战值，但3个延时链之间互相隔离，没有任何交叉或互连。上升沿发生器用于发出一个从’0’到’1’的跳变信号，这个跳变信号分为3路，同时输入到延时链1、延时链2和延时链3的输入端，然后分别经过延时链1、延时链2和延时链3进行传输，经过一定的延时后，3路跳变信号分别从延时链1、延时链2和延时链3的输出端输出，并进入三触发器仲裁器，三触发器仲裁器对这3路跳变信号的先后顺序进行判断，经触发器采样与异或门判断后，输出1位响应值；挑战发生器用于在每次响应提取前，生成随机化的挑战值，并输入到三条延时链的相应延时节点上，挑战发生器通过线性反馈移位寄存器实现，当设置好初始值后，能够自动输出伪随机序列作为每次上升沿传输的挑战值，通过挑战发生器自动生成伪随机序列，连续提取多个响应位，构成一定长度的响应序列。所述的上升沿发生器：其功能是生成一个从’0’到’1’的跳变信号，这一功能通过一位寄存器实现，寄存器的初始值为’0’，向其写入一位’1’后，输出值从’0’变为’1’，即产生一个上升沿。所述的挑战发生器包括3个N位的寄存器，分别是固定挑战值寄存器、线性反馈移位寄存器和挑战值选择寄存器，以及N个2选1选择器；固定挑战值寄存器用于设置某个挑战位的固定值，线性反馈移位寄存器用于生成伪随机序列，而挑战值选择寄存器则用于在以上两个寄存器中选择其中一个作为实际的挑战值输出；线性反馈本文档来自技高网...

【技术保护点】
一种基于三延时链的物理不可克隆函数电路结构，其特征在于：包括上升沿发生器、挑战发生器、延时链1、延时链2、延时链3和三触发器仲裁器，三条延时链相互独立，无交叉节点；上升沿发生器用于发出一个从‘0’到‘1’的跳变信号，这个跳变信号分为3路，同时输入到延时链1、延时链2和延时链3的输入端，然后分别经过延时链1、延时链2和延时链3进行传输，经过一定的延时后，3路跳变信号分别从延时链1、延时链2和延时链3的输出端输出，并进入三触发器仲裁器，三触发器仲裁器对这3路跳变信号的先后顺序进行判断，输出响应值；挑战发生器用于在每次响应提取前，生成随机化的挑战值，并输入到三条延时链的相应延时节点上，所述的挑战发生器包括3个N位的寄存器，分别是固定挑战值寄存器、线性反馈移位寄存器和挑战值选择寄存器，以及N个2选1选择器；固定挑战值寄存器用于设置某个挑战位的固定值，线性反馈移位寄存器用于生成伪随机序列，而挑战值选择寄存器则用于在以上两个寄存器中选择其中一个作为实际的挑战值输出；线性反馈移位寄存器的输出值在每个时钟周期更新一次，当其初值设置之后，后续输出的伪随机序列是固定的，能够用于对PUF提取多次响应，构成一定长度的响应序列。...

【技术特征摘要】
1.一种基于三延时链的物理不可克隆函数电路结构，其特征在于：包括上升沿发生器、挑战发生器、延时链1、延时链2、延时链3和三触发器仲裁器，三条延时链相互独立，无交叉节点；上升沿发生器用于发出一个从‘0’到‘1’的跳变信号，这个跳变信号分为3路，同时输入到延时链1、延时链2和延时链3的输入端，然后分别经过延时链1、延时链2和延时链3进行传输，经过一定的延时后，3路跳变信号分别从延时链1、延时链2和延时链3的输出端输出，并进入三触发器仲裁器，三触发器仲裁器对这3路跳变信号的先后顺序进行判断，输出响应值；挑战发生器用于在每次响应提取前，生成随机化的挑战值，并输入到三条延时链的相应延时节点上，所述的挑战发生器包括3个N位的寄存器，分别是固定挑战值寄存器、线性反馈移位寄存器和挑战值选择寄存器，以及N个2选1选择器；固定挑战值寄存器用于设置某个挑战位的固定值，线性反馈移位寄存器用于生成伪随机序列，而挑战值选择寄存器则用于在以上两个寄存器中选择其中一个作为实际的挑战值输出；线性反馈移位寄存器的输出值在每个时钟周期更新一次，当其初值设置之后，后续输出的伪随机序列是固定的，能够用于对PU...

【专利技术属性】
技术研发人员：吴斌，
申请(专利权)人：杭州晟元数据安全技术股份有限公司，
类型：发明
国别省市：浙江,33